在 RF 接收器中，通过基准时钟缓冲和分配引入的时钟抖动可能限制可实现的系统性能。为了获得宽松的前端滤波器要求而采用相对较高的中频 (IF) 时，对低抖动的要求会进一步提高。本文详细探讨了 325MHz IF 采样系统的设计，并提出了将正弦波基准信号转换为一对差分 LVPECL 时钟的时钟缓冲器和分配器，该时钟缓冲器和分配器适用于驱动高速 ADC，而且驱动高速 ADC 时，最大限度地减小了所引入的抖动。

系统描述

在 IF 采样 (或欠采样) 系统中，ADC 完成 RF 接收器中最后一级下变频。IF 越高，RF 前端的镜频抑制滤波器的陡度就越小，这有助于减小滤波器的成本、尺寸和插入损耗，并进一步减少对放大的需求，这反过来会导致更低的成本和功耗。图 1 所示为一个典型和采用 IF 采样的 RF 接收器链路。

图 1：典型单 IF 级 RF 接收器方块图

设计接收器时，采用相对较高 IF的缺点是，在对较高频率的模拟输入信号采样时，系统性能规格更容易受到 ADC 性能降低的影响。例如，在输入频率较高时，ADC 的无寄生动态范围 (SFDR) 变差了。更重要的是，在对更快速的输入采样时，ADC 的孔径抖动和时钟抖动相结合，限定了可实现的信噪比 (SNR)。

时钟抖动的影响可以通过比较由于时钟抖动所引起的电压误差值、同时采用相同的 ADC 和时钟对两个摆动信号 (其中一个信号的斜率高于另一个信号) 进行采样来演示。该时钟具有相同的时间抖动量 (tJ 的单位为 s-RMS)，并按图 2 所示对两个信号实施采样。对于移动速度较快的信号，因时钟抖动而引起的不确定性确实较高，因此，当模拟输入具有较高的频率分量时，时钟抖动是一个限制 SNR 指标的主要 (如果不是主导的话) 误差源。所以，尽可能地抑制 ADC 时钟 (在图 1 中表示为 IF 采样时钟) 的抖动是最重要的。

图 2：在对缓慢和快速摆动信号进行数字化处理的过程中时钟抖动所造成的影响

为了避免在 ADC 时钟输入端上发生 AM 至 PM 噪声转换，该时钟应具有一个高的摆率，理想情况下是一个方波。ADC 的时钟输入起一个限幅器的作用，其获取一个信号并通过在输入信号的零 (或某些其他的基准) 交叉点上做出决策来对此信号进行方波处理。当输入信号具有一个缓慢的摆率时 (比如在一个低频和/或低幅正弦波中，与方波相比，信号通过零交叉点类似于慢动作)，将发生 AM 至 PM 噪声转换。假如存在任何类型的 AM 噪声 (例如：电阻器热噪声，来自于电源的耦合噪声等)，则输入信号的零交叉点在随后的脉冲边缘之间变得不一致，从而导致在限幅器的输出端上产生抖动;于是，AM 噪声转换为 PM 噪声。反之，倘若输入信号快速通过零交叉点 (比如：LVPECL 信号由于其具有快速上升和下降时间的原因一般都将如此)，那么加至时钟的 AM 噪声被转换为 PM 噪声的机会就非常之少，甚至完全没有机会。

另外，大多数新式 ADC 要求以差分方式驱动时钟输入，以实现最佳性能。时钟信号走线在 PCB 上常常经过相当长的距离，因为信号的源和目的地相互之间通常不是靠得很近。与单端时钟信号传送相比，以差分形式传送时钟信号可使信号不受耦合影响，而且能全面提升设计的可靠性。

图 1 所示 LO 信号一般由锁相环 (PLL) 系统产生。PLL 需要一个基准时钟，以将 LO 锁定在该时钟上。传统上，10MHz 是常见的基准频率。不过，频率高得多的基准时钟如今变得越来越普遍了。事实上，100MHz 以及更高的频率在新式 RF 设计中并非不常见。

基准时钟通常由 OCXO 或 TCXO 器件产生，这种时钟的抖动 (或相位噪声) 一般非常小。如果 PLL 基准时钟的频率合理选择为高于 RF 接收通道带宽 (或在两个或更多相邻通道同时数字化的接收器中，为多个通道的带宽) 的两倍，那么同样的基准信号还可用作 IF 采样 ADC 的时钟，以符合某些适合的频率规划。理想情况下，IF 选择滤波器的通带及其过渡区域的大部分都应该在 ADC 的单一奈奎斯特 (Nyquist) 区域内，以避免频率折叠。用图 3 所示的 IF 滤波器幅度响应，可以说明这一点。在图 3 中，所选 IF 与 ADC 的 7 阶奈奎斯特区域相匹配。在该图中，fS 代表 ADC 的采样率。在这种情况下，会选择图 1 中的 LO，这样，混频器的下变频信号输出就会以 IF 选择滤波器的中间点为中心，如图 3 所示。

图 3：IF 滤波器幅度响应 (对于一种可避免频率折折叠的ADC 采样速率) 实例