本文给出了一种简单的模型，可用来在 PLL 系统中准确地预测由于充电泵和 / 或运算放大器泄漏电流引起的基准杂散噪声的大小。知道如何预测这类噪声有助于在 PLL 系统设计的早期明智地选择环路参数。

PLL快速回顾

锁相环 (PLL) 是一种负反馈系统，将一个相位和频率随温度和时间变化不够稳定之较高频电路 (通常是一个压控振荡器 VCO) 的相位和频率锁定到一个比较稳定和频率较低的电路 (通常是一个温度补偿或恒温晶体振荡器，即 TCXO 或 OCXO) 上。 作为一个黑盒子，PLL 可以看作是一个频率倍增器。

当需要高频本机振荡 (LO) 源时，会使用 PLL。应用实例有很多，包括无线通信、医疗设备和仪表。

图 1 显示了一个用来产生 LO 信号的 PLL 系统基本构件。该 PLL 集成电路 (IC) 通常包含所有时钟分频器 (R 和 N)、相位 / 频率检测器 (PFD) 和充电泵 (用两个电流源 ICP_UP 和 ICP_DN 表示)。

图 1：PLL 基本构件

VCO 输出和基准时钟 (图中是 OCXO 输出) 经过各自的整数分频器 (分别为 N 和 R) 分频后，相互加以比较。PFD 构件以 fPFD 速率控制充电泵，从或向环路滤波器吸收或提供电流脉冲，以调节 VCO 微调端口 (V_Tune) 的电压，直至两个时钟分频器输出的频率和相位都相等为止。二者的频率和相位相等时，就称为 PLL 锁定了。LO 频率与基准频率 fREF 的关系由以下等式确定：

在图 1 中，因为反馈分频器 (N 分频器) 只能接受整数值，所以该 PLL 称为整数 N PLL。如果这个分频器既可以接受整数值又可以接受非整数值，那么该环路就称为分数 N PLL。本文仅讨论整数 N PLL，分数 N PLL 采用不同的工作机制。

整数 N PLL 的非理想性

PLL IC 会给系统带来非理想性，主要是相位噪声和杂散。

相位噪声

图 1 所示 PLL 系统用作基准时钟相位噪声的低通滤波器和 VCO 相位噪声的高通滤波器。低通和高通滤波器的截至频率由该 PLL 的环路带宽 (LBW) 决定。理想的情况是 ，LO 相位噪声跟随被转换为 LO 频率 (即：乘以 N/R) 的基准时钟之相位噪声一直到 LBW，并随后跟随 VCO 的相位噪声。PLL IC 所产生的噪声将使转换区中的相位噪声升高。

图 2 是 PLLWizardTM 产生的相位噪声曲线，PLLWizard 是凌力尔特公司免费提供的 PLL 设计和仿真工具。该图显示了由基准 (“Ref @ RF”) 和 VCO (“VCO @ RF”) 在输出端导致的总输出相位噪声 (“Total”) 和单独的噪声。在红色椭圆圈标出的区域，可以非常容易地看到该 IC 的噪声。

图 2：红色椭圆圈标出的区域是 PLL IC 相位噪声区

杂散噪声

图 1 所示电源 (V_OCXO、V_CP 和 V_VCO) 上任何不想要的信号都可能转换成 LO 信号上的杂散噪声。仔细设计这些电源可极大地降低甚至消除这些杂散。然而，与充电泵有关的杂散噪声是不可避免的。但是，仔细设计 PLL 系统也可以降低这类噪声。这类杂散噪声常称为基准杂散噪声，但此处的基准并不意味着基准时钟频率，而是指的 fPFD。整数 N PLL 产生的 LO 信号在 fPFD 及其谐波处有双边带杂散噪声。