IC业在拐点生存

摘要：分析了IC业的众多特点，例如从90nm向65nm、45nm、32nm、22nm等拐点演进的困难，以及ESL、DFM拐点，制造是设计的拐点，FPGA与ASIC之间的拐点等热门问题。

关键词：EDA；65nm；45nm；22nm；光刻

在IC(集成电路)发展过程中，出现了多个拐点。不过，我们必须在每个拐点中生存下去。拐点其实是一个最大的机会。每当处在一个拐点时，如果你能把它同创新结合起来，你就有机会获得更大的成功。作为一家技术公司，其实是为寻找拐点而生，并利用这个拐点来超越竞争对手。在拐点时，会有许多有趣的事情发生，小公司变成大公司，或者大公司变得比它的竞争对手更大... ...

在美国旧金山举办的“2008电子高峰论坛”期间，有“在拐点生存”的小型研讨会，以及部分EDA/服务公司的主题演讲。从中可窥见部分EDA领导厂商和IC制造商对技术演进的看法。

从左至右来自：GarySmithEDA公司，Synplicity公司，Chartered公司，
Mentor公司，Cadence公司

ESL和DFM使RTL出局

GarySmithEDA市场咨询公司的董事会主席Mary Orson认为，ESL(电子系统级设计)和可制造设计(DFM)正在逐步将RTL(寄存器输出级)供应商挤出市场。

DFM是否会对IC-CAD领域进行一场革命？如何面对设计成本不断增加的挑战，以及IC-CAD变得越来越复杂的问题？我们从具有9百万门的130nm IC设计正过渡到具有1300万门的65nm设计。130nm IC的设计成本在920万美元左右，而65nm 的设计成本则高达4620万美元，其中近2/3的费用为软件设计成本。

拐点挑战之一：处理器和算法断层

Synplicity公司CEO Gary Meyers和市场行销副总裁Andrew Haines认为，IC设计业目前存在有两个拐点，一个是在ESL中的；一个是在DFM中的。它们在设计中处于两个极端，一个在设计的始端，一个在设计的末端。

Gary Meyers
Synplicity的CEO

ESL总的来说是一个设计流程，它处在高于RTL的层面中。在ESL背后存在着一个设计者需要妥善处理的问题，那就是算法的复杂性。算法的复杂性在逐年增加。它反映在许多方面，例如在消费类电子、医疗仪器、无线等器件中大量使用的DSP。

另一方面，处理器复杂性的增加相对于算法的则缓慢得多。这形成了一个断层。处理器的复杂性代表了处理器的性能。处理器越复杂，其功能也就越多。处理器时钟频率的增加比其复杂性的增加要缓慢得多。这在处理器的性能与算法的复杂性之间造成了一个更大的断层。这是一个非常有趣的现象。

Synplicity在FPGA综合领域处于领导地位。无线是FPGA应用最成功的领域之一，这全归功于那个断层的存在。要做到这一切，就要攻克其算法的复杂性。不仅在这一个方面，另外还要设计很多多处理器，以及像eSilicon所拥有的可扩展的处理器生产线。这是一个广泛存在的问题。在许多地方都存在的算法的复杂性使软件和硬件设计的复杂性都在增加。有很多证据都说明了软件的复杂性。例如一位刚从中国回来的朋友说，他参观了一些设计公司，他们雇佣的工程师中有2/3是软件工程师。这是SoC行业的典型模式。在SoC中有很多程序，你要写很多软件。一家大型设计公司在芯片做好后，还需要一年多的时间才能完成软件的制作，这是一件不幸的事。

具体地说，软件的复杂性产生了许多问题，那是改善验证所需要的，如虚拟平台在其产生之后已被许多公司采用；多基(multi-based)设计被用来做许多事。更具体地看，Synplicity为ASIC的验证生产带有FPGA的原型机。有趣的是，绝大多数客户用它做软件验证而不是硬件验证。硬件验证有许多种方式。一般说来，在原型机上可以验证一些硬件问题。但它被使用的主要原因还是调试软件。此原型机的运行速度在30~80MHz，可以运行再应用程序、操作系统、全套的应用程序等，你还可以运行许多调试程序。一位工程师说他刚完成了第一个原型机设计，而且他打算终生都做这样的设计。因为在那些芯片中有太多的软件需要用这种方式来验证。这就是对算法的复杂性在当今设计市场中所产生的影响的一个展望。

另一方面，算法的复杂性需要更复杂的硬件来支持。这也是为什么FPGA和所有的基站正在制作带有许多并行结构的复杂算法。为了确保创造力，Synplicity正在进入把高级概念变成应用硬件的进程，但这种进程比验证技术的改进要慢。

Synplicity已经发布了新型ESL综合工具。Synplicity不试图解决所有的问题，而是集中在DSP上。

“美国电子高峰会议”的听众主要是亚洲、欧洲和美国的电子新闻媒体

拐点挑战之二：半导体业联合

ESL处于IC设计与研究层面上，制造处于IC产业链的末端。新加坡Chartered(特许)半导体制造公司设计实现联盟副总裁Walter Ng探讨了芯片工厂如何在拐点生存并繁荣的问题。他认为，对于制造而言，在设计中所涉及的首要问题是功耗。Chartered正越来越多地投入到对45nm、32nm或更小特征尺寸的芯片设计中。在设计流程中尽早解决诸如功耗等问题是十分有益的。

ESL是一个功能强大的工具。本讨论会的一个前提是，如果50％的ESL设计是针对FPGA的，而少于10％的ESL设计是针对SoC的，这将意谓着什么呢？Walter认为从代工厂角度讲，即使这种假设变为现实，那也不是代工厂要担心的事。在FPGA及其它可编程控制器件中，传统的设计方式仍然是被常规采用的方式。Chartered相信如果其中任何一款设计变为现实的话，都可能会做SoC，然后进入到代工厂。如此说来，即便是FPGA供应商也会倾向于通过纯粹的芯片代工厂来制造产品。因此，处于末端的芯片代工厂的前景十分看好，因为同样能享受到ESL在高质量设计中所体现的价值。[!--empirenews.page--]

就DFM而言，将会改变半导体市场的格局。DFM也是当今制造业中的众多重大挑战之一。对于像Chartered 这样传统的纯粹代工厂而言，实现45nm、32nm或22nm甚至更小的芯片的DFM并不容易。原因很简单，代工厂的核心任务是制造而不是设计。所以代工厂做的可制造设计可能并不切合实际。据说许多大型芯片代工厂都放弃了对加工工艺的开发。这种技术开发具有很大的挑战性。原因在于其复杂性及成本。现如今，先进技术的应用成本越来越高，DFM及像缩放技术(scaling)等的创新都变得越来越困难。对任何一家单一的公司而言，要通过各种手段实现先进技术、进行创新及向类似DFM的问题发起挑战都是非常困难的。

不过，我们也需要为这些问题提供一个成本合理的解决方案。在工艺技术方面，这些挑战正在逐步升级。我们正在为技术创新寻找一个可伸缩的模型。技术开发方面的挑战已不仅仅只是缩放，还有真正的技术创新。我们面临的挑战是提供消费者设计基础设施，它与工艺技术相伴相随，这很难做到。随着工艺技术不断进步，EDA工具也要跟上步伐。先进技术对于EDA和其它优良工具在建模方面提出了更大的挑战。在系统市场结构中，我们看到许多处在前沿的客户正在进行自我分化。作为支持工具的ESL起到了关键的作用。我们现在所见到的许多物理设计，说句不好听的话，更像是半成品或未加工的原材料。解决这个问题的关键是电路设计师。尽管许多行业是由数字技术所驱动的，但用户设计也不能忽视，诸如定制数字处理器，还有混合信号技术，因为通信仍然依赖于许多混合信号技术。将所有这一切放在一个地方完成，这对于任何一家独立的公司来说都是非常困难的。这些问题驱使Chartered在5年前开始与IBM合作，成立了合作发展联盟。在此联盟中有Chartered、IBM、Samsung、Infineon、Freescale、STMicro，以及新加盟的Toshiba。所有这些公司正在合作开发32nm技术。联盟成员分摊费用，用各种优秀的技术人员来解决那些难题，为工艺技术及设计基础设施制定解决方案。不仅是工艺技术及设计基础设施方面的力量得以增加，制造能力同样得以增加。对于GDSII的制造来说，堪称首例。相同的GDS II不需要重新设计，就可以同时在三个处在不同地区的制造厂中制造，制造商可以是Chartered、IBM或Samsung(图1)。对于第三方、IP和生态环境所提出的挑战，合作也是一个解决方案，它可以在这些领域加快效率。因此我们认为，在当今半导体业中利用拐点的最好方式是多方联合。

图1 共同的制造平台

拐点挑战之三：IC成本和ESL

“在今后几年中，我们所要面临的大多数问题可以归类为各种成本核算问题。”Mentor Graphics公司Design-to-Silicon部总经理Joe Sawiki指出，其中包括实现芯片工厂的成本；开发新技术节点的成本；设计芯片的成本等等。这些将推动电子业的创新。例如，在过去几年中，设计成本和与之相对应的技术节点所带来的附加固定资本(real-estate)几乎持平。也就是说，开发一个65nm产品或一个独立芯片会花费3千万美元，再加上其它常规功能，这意谓你需要一个具有5倍开发成本(1.5亿美元)商机的市场来销售这个芯片。这就是为什么一些设计正在走下坡路的原因。如果展望一下在未来的几年中，32nm 和22nm在硅芯片固定资本方面会呈现的局面，你会看到设计领域将发生翻天覆地的变化(图2)。实现一项特定设计所花费的成本将会出奇地高。

图2 设计业发生翻天覆地的变化

Mentor Graphics公司CEO兼董事会主席Walden C.Rhines指出，当设计成本高达5~6千万美元时，因制造环节的问题而导致芯片失败是完全不能被接受的(图3)。在系统设计方面，ESL已被谈论很久了，远比DFM久(图4)，DFM只有三、四年的时间。阻止设计方案实施的原因是设计的复杂性增加了。人们都说产品的生命周期正在逐渐缩短。

图3 通过改进系统架构，来改善功耗和成本


图4 EDA的变革

功耗已经被多次讨论过了，不过如何强调这个问题都不算过分。对于系统的功耗问题，最终建议采用ESL在一个新的抽象层设计出解决方案。但这需要对所采用的工具进行重大技术改革。

Walden C. Rhines
Mentor Graphics CEO兼董事会主席

ESL需要具备的条件
拥有一个完整的ESL系统需要具备以下几个条件(图5)：

图5 理想的ESL流程

首先，在高端需要有一个处于执行层面的建模环境，它可以让你把时序、功耗、功能和界面接口等的结果(effects)分开。在这个建模环境下的工作效率比所有RTL建模环境的快几百倍。它让你在更高的层面使用你的设计，让你决定控制的类型、数据流的形式以及软件的形式。你可以进行结构性的决策，它们会对功耗产生多种多样的影响。这些是在较低层面进行设计时做不到的。

其次，你需要能对各项描述进行综合。如果你不得不把设计从高一级层面手工转化到下一级层面的话，在这种环境下，只需导入一个全新的验证层面就可以了。

还有，并不是所有设计都是全新的，许多设计在实现阶段采用了大量已有的设计单元，有些是旧有的设计，有些则是来自第三方IP提供商；这些设计中有些带有TLM(事务级模型)，一些则没有，因为这些设计在被导入之前都已被实现了。所以你要能把旧有的设计从RTL中抽取出来放入TLM环境中，将所有的设计单元合为一个完整系统。[!--empirenews.page--]

最后，假如在使用C/C++的测试系统中实现含有RTL的设计，你则需要一个多语言环境来完成它。

到目前为止，限制ESL应用的诸多因素之一是这项技术的许多部分事实上还不存在，或是仍处在初期阶段。但Mentor预期在未来的几年中，这项技术将进入设计领域并会显著地降低设计成本。

关于拐点的另一方面是如何定义它。Cadence Design Systems公司DFM部市场行销总监Nitin Deo认为，在今天，设计的最终实现在很大程度上依赖于制造工艺，这是Cadence认为的拐点。

回顾以往的技术节点，像130nm或更早的180nm等，它们与当今先进的节点相比有一个显著的差别，那就是在两种不同设计的老节点之间，当它们都通过了DRC(设计规则校验)以及时序检测后投入生产，它们在产量上基本相同；两者在设计上的差异与其成品在性能表现上的差异是相吻合的。而到了90nm及以后的更高级的节点处，事情开始发生改变。当两种不同的设计都通过了DRC及时序检测并投入生产后，两种成品的产量不相同；在时序方面，两者在设计上的差异与其成品在性能表现上的差异不相吻合。为什么会这样？芯片上的图案(pattern)在制造过程中开始发生改变，产生了与设计图不符的现象。也就是说设计的最终实现在很大程度上依赖于制造工艺，这就是拐点。

当这个拐点出现时，我们需要做些什么？拐点也许出现在系统级，或从RTL到GDS的转化阶段，或在GDS之后，或在产品的后处理阶段，这需要进一步的探讨。这种探讨要以设计的复杂性、应用及预期的价值为基础。对于65nm、45nm及以后的节点来说，设计的复杂性逐步升级，原因不仅仅是结构差异的增加以及芯片上的晶体管数目的增加，还有许多应用定制化的出现。例如PDA(个人数字助理)集计算机、消费电子产品和通信工具于一身，在单一芯片内由许多功能块在执行这些功能，显然，这增加了芯片的复杂性。越来越多的证据表明，芯片的单一功能高，其制造可预测性越高；芯片的非单一功能升高，其不可预测性升高。

综上所述，逐步升级的复杂性导致了使用高级节点技术的芯片在制造过程中出现物理失效或电性故障，这需要设计师通过使用可演进发展的设计方法找到具有革命性的解决方案；找到产品的可预测性并把其带入设计流程是设计师所需要的。

目前的状况是，对于以前的设计，使用DRC，即以标准为基础(rule based)的检测就足够了；这些标准在不断演化，变得越来越复杂，不过对于常规的类似空间关系的检测还是足够的。但当元件尺寸变得越来越小时，随机缺陷开始出现了。随机出现的疵点，即在晶圆片上丢失或多出的小点使芯片在可制造性方面出现问题。从65nm开始，对设计进行以模拟为基础的检测是必不可少的。原因是，两个设计不同的芯片虽然都通过了DRC检测，但它们的成品产量却不同。很明显，DRC的检测标准不完善，它有一些漏检的项目。虽然我们可以不断增加检测规则的复杂性，但那于事无补，因为芯片上的图案在不断地更新，制定标准来覆盖所有这些图案是不可能的。而这些图案的复杂性决定了芯片的可制造性。在制造过程中，不同的操作条件、不同的聚焦和散焦条件、不同的剂量条件和不同的加工设备等都会带来各种各样的复杂性。结果是，我们需要使用以模拟为基础的检测，使在设计中标定的性能得以最大限度地体现在成品芯片中。无论在设计中所标定的性能是什么，所标定的产值是多少，你都应该能够最大限度地将它们体现在成品芯片中。我们用模拟检测来增强标准检测。

问题是，不管你从何处开始设计，可能是在C/C++阶段，或是RTL阶段，当进入具体物理实现阶段，都要在两个独立的检测中合格(图6)，一个是电性签核(electrical sign off )，另一个是物理签核。然后你就会把这个设计交给制造商，他们开始全权负责产品的生产。在施用RET(分辨率增强技术)的过程中错误开始出现了。这种情况在某些高级技术节点的应用中出现的频率越来越高。这些错误可能只是物理失效，这是在进行产量分析时要考虑的问题；也可能是电性故障方面的。关于电性故障，制造商不一定知道你的设计是什么，它是如何构成的，以及是什么造成了错误。要改变这种状况需要解除阻碍设计者与制造者沟通的屏障。

图5 可制造性解决方案
(注：PPC为Cadence下一代OPC工具)

另一方面就是引入DFM。Cadence认为DFM已经在IC-CAD行业引起了革命。事实上，在130nm和90nm及以后的高级技术节点的应用中，作为EDA工具供应商的Cadence等公司和半导体制造商走得越来越近了。两者之间的协作越来越多了。实际情况是，需要对所有影响产品成功制造的因素进行建模，并将这些模型引入设计流程，用以增强标准检测。这些因素中有些可能只是随机缺陷，或光刻技术，或CMP(化学机械研磨)等等，它们在设计之初就应该被考虑在内。这样做才能将设计者与制造者之间的屏障解除，使设计处在一个可预测的制造环境中。

也就是说，你不能把设计的制造性放在最后才考虑。

在拐点生存

电子高峰会议期间，还有多家IC服务公司介绍了其拐点创新策略。

· 结构化ASIC：界于FPGA和基于单元ASIC之间
eASIC公司CEO Ronnie Vasishta介绍了其结构化ASIC的优势。过去几年来，新开工的ASIC和ASSP设计数量一直在快速下降，照此发展下去，到2030年左右就只会有250个设计项目。主要原因是不断攀升的设计费用和风险。不过，通过对FPGA和基于单元的ASIC技术的取长补短，结构化ASIC技术可以较大幅度地降低定制芯片的整体制造成本、缩短生产周期，并可高效利用标准化生产工艺。

· 价值链制造商提供65nm服务
eSilicon公司总裁兼CEO Jack Harding介绍，该公司是价值链制造商（VCP），提供包括设计、产品化和制造的服务。该公司2007年成功实现了20多个设计，其中大部分是65nm及以下工艺。如今实现65nm及以下设计已经很困难，45nm已经近乎不可能，因此该公司目前看好65nm服务。[!--empirenews.page--]

· 45nm防漏电
Tela Innovations公司着重降低漏电方面。公司创始人兼CEO Scott Becker说，该公司提供下一代亚波长、低K1的45nm设计，基于on-grid(栅格上)的一维布局结构，来进行光刻优化布局。通过采用Tela Authoring System进行预定义、可预测的拓扑技术，可减少栅格上的一维线条，从而使泄露降低2.5倍左右，从而达到减少漏电的巨大改进。

· 内部互联设计工具
Silistix公司CEO David Fritz说目前89%的项目不能按时交货，平均延迟高达40%以上，究其原因，就是传统的设计方法显得越来越落后了。该公司侧重其专用的内部互连设计工具，可以实现30%的功耗较低。性能可以提高50%，设计周期加快40%。

会议举办地—日式“歌舞伎(Kabuki)”酒店旁边是我国旧金山领事馆(居民板楼前的白平房，左侧白色高大建筑是教堂)。尽管她看似普通，却是许多华人的热土，也是外国人办理来华签证的地方。北京奥运火炬在北美唯一的传递地是旧金山，为此，领事馆工作人员付出了巨大的努力。

参考文献：
1，张健，‘ASIC在创新中迎接PLD挑战’，电子设计应用，2008.5