SystemVerilog中还有一个final block

时间：2021-12-07 16:18:27

关键字： INA SYSTEMVERILOG CK INITIAL

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[导读]相信很多人都知道并且使用过Verilog中的initial语句块，用来初始化一些变量、持续生成时钟和复位信号以及setvirtualinterface等等。finalblock是在SystemVerilog中引入的一个新概念。final begin $display...

相信很多人都知道并且使用过Verilog中的initial语句块，用来初始化一些变量、持续生成时钟和复位信号以及set virtual interface等等。
final block是在 System Verilog中引入的一个新概念。

final begin $display("Final Test Case!");endInitial语句块和final语句块之间的区别从命名上可以明显看出，即Initial语句块在仿真时间t=0期间开始执行，而final语句块在仿真完成时开始执行。
这两个顺序执行的代码块之间有一个相似之处，即它们在仿真过程中只执行一次。而对于initial语句块final语句块的差异，initial语句块可以包含一些#延迟或wait语句等消耗时间的进程，而final语句块不应该包含任何此类内容。final语句块就是一个在仿真工具调用$finish时自动执行的一个函数。针对final block的这些特性，可以用于在测试用例中打印一些报告或者对用例执行结束后的RTL状态或者验证环境状态做一些检查。