GAA成跨越3纳米最佳工艺选项，如何突破技术限制？

7月20日电，俄罗斯彼尔姆国立国家研究大学所属“光子学”国家技术倡议能力中心的物理学家与来自圣彼得堡学者一起提出了一种提高电子设备和计算机计算效率的方法——一种新的光辐射源。研究者对卫星通讯社表示，“研究人员创造了一种新的光辐射源。其尺寸与纳米电子学中使用的紧凑型芯片相当，但特性使得它可以多倍加速微电路内的信息传输。”

近几年，“摩尔定律面临失效危机”的声音不绝于耳。根本原因在于随着芯片设计及工艺越来越小，芯片制造工艺不断接近物理极限和工程极限，芯片性能提升也逐步放缓，且成本不断上升。然而，近日，芯片代工龙头台积电宣布开始开发1.4纳米工艺之后，引发了业界对先进芯片工艺技术的质疑。从另外一个层面来看，这在一定程度上也是台积电对三星宣称在2025年量产2纳米工艺技术的回应。

面对业界的质疑声，目前以台积电、三星等为代表的芯片代工厂商似乎仍在努力突破极限，为摩尔定律“续命”。预计，相对IBM以通过改进结构实现2纳米试产，台积电的1.4纳米工艺技术预计还将利用联合台大、麻省理工共同研发出的一种新型半导体材料——半金属铋，以采用新材料的方法改进互联接触点，来实现先进芯片工艺技术的突破。那么，随着技术工艺无限接近硅晶体管的物理极限，未来芯片的发展极限是什么呢?

GAA成跨越3纳米最佳工艺选项

当前，以5G、AI、元宇宙等为代表的新兴科技产业快速崛起，对低功耗、小尺寸、异质整合及超高运算速度的芯片架构技术提出了更高的要求，也成为芯片巨头决胜的重要手段。然而，刚刚跨过5纳米技术节点，台积电、三星、英特尔又在3纳米及以下展开了新的先进工艺竞赛。

实际上，自英特尔于2012年在22纳米芯片引入创新立体架构的“鳍式晶体管”(FinFET)之后，全球半导体业者都在此基础上进行研发更先进的芯片。目前最先进的5纳米工艺也是采用FinFET 架构来制作。而台积电在FinFET 技术架构上拔得头筹，于2020年成功投入量产。不过，随着技术工艺微缩至3纳米时，FinFET从架构上已很难满足要求，因为会产生电流控制漏电的物理极限问题。

那么，进入3纳米及以下工艺，要用什么新工艺继续提升晶体管密度呢?答案就是继续“立体化”。简单来说：如果能将晶体管像积木一样堆叠起来，那么就能有效减少电路的占位面积，那么晶体管的密度或许就能翻倍。新的工艺——GAA工艺(Gate-All-Around，全环绕栅极晶体管)就是沿着这个思路而诞生的。

尽管台积电也曾表示，3nm芯片量产时间为今年下半年，并且鉴于成本和新工艺磨合问题，将继续采用FinFET工艺，但从原理上来说，要想基于硅基芯片在单位面积的芯片上放下更多的晶体管，以3纳米工艺为节点，基本上是要放弃FinFET架构，需要采用新的GAA工艺挑战摩尔定律极限。何况此次台积电又目标指向1.4纳米工艺技术。

这里顺便介绍一下GAA工艺。我们可以把GAA工艺理解成目前FinFET的升级版，其相关的想法最早在1988年被提出。这项技术允许设计者通过调整晶体管通道的宽度来精确控制性能和功耗，而较宽的材料便于在大功率下获得更高的性能;而较薄的材料可以降低功耗。GAA在从构造上主要有两种形态，都可以实现3nm，取决于具体设计：一是环绕式闸极场效晶体管(Gate-All-Around FET ;GAAFET )，采用三层纳米线来构造晶体管(nanowire)，栅极比较薄;二是三星已经采用的MBCFET(Multi-Bridge-Channel)晶体管结构(多桥沟道场效应管)，其使用纳米片构造晶体管，将原有FinFET工艺中鳍状改良成多路桥接鳍片，截面为水平板状或者水平椭圆柱状。据悉，三星已经为MBCFET注册了商标。

根据国际器件和系统路线图(IRDS)规划，在2021-2022年以后，FinFET结构将逐步被GAAFET结构所取代。该架构即通过更大的闸极接触面积提升对电晶体导电通道的控制能力，从而降低操作电压、减少疏漏电流，有效降低芯片运算功耗与操作温度。相对而言，GAAFET技术将沟道四侧全部包裹，FinFET的栅极仅包裹沟道三侧。

据悉，GAAFET 的芯片架构相比于FinFET，能以更小的体积实现更好的功耗表现，实际可缩减45%芯片面积、同时降低50%的能耗。至于1.4纳米工艺技术，台积电必然也会采用GAAFET 架构，并藉由导入低维度高电子迁移率材料以及特殊绝缘层材料等，来强化其在先进工艺的竞争优势。GAAFET架构俨然已成为下一世代延续摩尔定律的最佳选项。

目前，手机处理器是7nm，台积电即将量产5nm芯片，未来还有3nm、2nm，甚至1nm。根据台积电研发负责人在谈论半导体工艺极限问题时，认为到了2050年，晶体管可以达到氢原子尺度，即0.1nm，那么半导体工艺的“物理极限”是什么呢?

首先，我们了解一下芯片的制程工艺。华为的麒麟990处理器，指甲壳大小，集成了上百亿的晶体管，单个晶体管的结构如下图所示▼

在晶体管中，电流是从源极(Source)流向漏极(Drain)，而栅极(Gate)相当于闸门，主要负责两端源极和漏极的通断。通代表1，断代表0，这样就实现了计算机世界的0、1运算。栅极的宽度，也称为删长，就是所说的xx nm制程工艺。

通常来说，制程工艺越小，晶体管删长越小，电流通过时的损耗越少，表现出来就是手机常见的发热和功耗。同时，单位面积的芯片可以容纳更多的晶体管。因此，晶圆代工厂不断的升级技术，力求将栅极宽度做的越来越窄。然而，工艺的提升会受到光刻机技术、芯片“物理极限”等多方面因素的限制。

如何突破技术限制?

①更换材料。目前，芯片采用的是硅基半导体结构，根据台积电的规划，今年实现5nm工艺，2022年实现3nm工艺，2024年实现2nm工艺，正在逼近1nm。2017年，IBM科研团队在实验室环境下，使用碳纳米材料，制造出了1nm的晶体管，1nm工艺后的芯片，可能采用纳米片、碳纳米管等新材料。

②结构的升级。目前，芯片制造采用了FinFET结构，随着工艺的提升，FinFET技术探底，新的结构将会诞生。2nm技术节点将会爱用Forsheet结构，1nm节点是采用CFET结构。芯片最小能做到多小?目前的硅基物质材料芯片，已经做到5nm大小。台积电公司预计2020年底2021年初可以量产5nm芯片。而三星电子预计2022～2023年可以量产3nm硅基芯片。根据相应的物理定律，硅基芯片最小可以做到3nm。达到3nm之后的硅基芯片该如何突破?答案可能在新材料上。

3nm硅基芯片受限与晶体管热效应的因素，在小的话可能就无法容纳更多的晶体管数量，而无法提高运算速度。

现在的新材料中下一代的晶体管可能会从“石墨烯，碳纳米管，锗，砷化镓，氮化镓，砷化铟镓，锑化镓”这七种材料中选择出具有发热小，电子迁移率高，承载电流大性能的材料出来。

目前已经在“碳纳米管，砷化铟镓，氮化镓”这三种材料用于制造晶体管了，并且取得了一些进展。

。碳纳米管。2019年美国一个科研团队就在碳基芯片上集成了1.4万个碳纳米管晶体管，但是相比于如今硅基芯片上数十亿个晶体管的确是有天壤之别。所以说，碳纳米管制作晶体管还有很长的一段路要走。我国已经研制出了3纳米的碳纳米管，正在向0.5纳米的碳纳米管进发。砷化铟镓，在2012年，受早期关于纳米线晶体管和超晶格结构研究的启发，科研人员就用砷化铟镓构造了三层纳米片器件晶体管，最终实验结果好于预期。