RC抽取工艺文件(一)
扫描二维码
随时随地手机看文章
最近产品类文章写得偏多,回归下技术文章,最近有朋友在问:
-
没有qrcTechfile文件,用captable可以不?
-
没有指定process node可以不?
先看第二问题,为什么要设置process node:
例:setDesignMode -process 40
setDesignMode [-help] [-reset] [-addPhysicalCell {hier | flat}][-congEffort {low|medium|high|auto}][-dual_rail_via_pitch min_via_pitch min_filler_via_pitch cell_boundary_spacing][-earlyClockFlow {true|false}][-expressRoute {true|false}][-flowEffort {express|standard|extreme}][-ignore_followpin_vias {true|false}][-pessimisticMode {true|false}][-powerEffort {none|low|high}] [-process integer][-slackWeighting {unityWeighting|viewBasedWeighting}]
随着先进工艺已经进入到3nm阶段,EDA工具对Delay计算的准确度变得十分具有挑战性,Cadence设置如下表参数,通过setDesignMode -process 40可以直接全局配置Cadence相关参数为40nm模式,增强避免多次配置,同时提高了RC提取精度。
再看第1个问题。没有qrcTechfile文件,用captable可以不?
欢迎加入【全栈芯片工程师】知识星球,深入探讨CIS、MCU芯片设计。
-
32nm及以上工艺,要么用qrcTechfile文件,要么用captable。
-
若qrcTechfile和captable都没有,Innovus会利用默认工艺参数生成一个captable,但精度会差很多。
-
32nm及以下更先进工艺则必须要qrcTechfile。
-
每个tech corner都需要一个对应的captable/qrcTechfile
RISC-V强大的原子指令
UART通信协议及SoC仿真
解析异步电路设计
解析MIPI C-PHY(一)
【FPGA】记录VIVADO SDK烧录问题
【验证】怎么排查低级语法错误
USB的NRZI编码与时钟恢复
Synopsys VCS对Verilog代码加密
SoC芯片之PLL(一)sroute blockpin debug
DFT设计实战(一)
DFT设计实战(二)
DFT设计实战(三)
DFT设计实战(四)
DFT设计实战(五)-ATPG
如何对ICG过约束:set_clock_gating_check
芯片ECO(一)
详解GDSII文件
详解SPEF文件
详解SPI协议
详解I2C协议
详解GearBox设计原理
详解set_clock_gating_style命令
【MCU】Cortex-M3 SoC的主栈指针
低功耗设计之Multi-Bit Cell
剖析数字后端site、track、pitch的概念
Verilog中,2'b1x和2’b0x造成的仿真器、综合器的mismatch!
【剖析】傅里叶变换、拉普拉斯变换、Z变换
【剖析】傅里叶变换、拉普拉斯变换、Z变换(二)
芯片设计之CDC异步电路(五)
芯片设计之CDC异步电路(四)
芯片设计之CDC异步电路(三)
芯片设计之CDC异步电路(二)
芯片设计之CDC异步电路(一)
OCV分析计算
低功耗设计之Power Switch Cell
深度剖析“异步复位、同步撤离”
芯片后仿(二)
时钟切换clk_switch
8B/10B、64B/66B编解码(一)
8B/10B、64B/66B编解码(二)
剖析FPGA怎么实现“超前进位加法器”(一)
剖析FPGA怎么实现“超前进位加法器”(二)
FPGA原型验证-时钟门控的替换
行波进位/超前进位加法器详解
AES加密算法(一)
Cadence Voltus-功耗分析&IR-drop(一)
Cadence Voltus-功耗分析&IR-Drop(二)
Cadence Voltus-功耗分析&IR-drop(三)
Cadence Voltus-功耗分析&IR-drop(四)