为了使半导体工艺不断缩小，硅必须掺杂越来越高的磷浓度？

前段时间，三星公布了自家的3nm制程工艺已经达到了可以批量生产的标准，因为三星工艺在骁龙888和骁龙8Gen1两款芯片上的表现并不尽如人意，所以仍有不少相关机构认为台积电的3nm会优于三星工艺，但目前仍处在相关芯片工艺参数爆料阶段，并不能说明最后使用相关工艺的芯片性能有差别。

美国有意将设计GAAFET晶体管的EDA软件，进行出口管制，不允许卖到中国大陆来，以此来卡死中国大陆的2nm技术。

8月12日，政策终于出来了，美国商务部工业和安全局(BIS)在联邦公报上发布一项临时最终规定，对4项“新兴和基础技术”实施最新出口管制。

目前全球能做到2nm工艺的公司没有几家，主要是台积电、Intel及三星，日本公司在设备及材料上竞争力有优势，但先进工艺是其弱点，现在日本要联合美国研发2nm工艺，不依赖台积电，最快2025年量产。

日本与美国合作2nm工艺的消息有段时间了，不过7月29日日本与美国经济领域有高官会面，2nm工艺的合作应该会是其中的重点。

据悉，在2nm工艺研发合作上，日本将在今年内设立次世代半导体制造技术研发中心(暂定名)，与美国的国立半导体技术中心NSTC合作，利用后者的设备和人才研发2nm工艺，涉及芯片涉及、制造设备/材料及生产线等3个领域。

这次的研发也不只是学术合作，会招募企业参加，一旦技术可以量产，就会转移给日本国内外的企业，最快会在2025年量产。

对于日美合作2nm并企图绕过台积电一事，此前台积电方面已有回应，台积电称，半导体产业的特性是不管花多少钱、用多少人，都无法模仿的，要经年累月去累积，台积电20年前技术距最先进的技术约2世代，花了20年才超越，这是坚持自主研发的结果。

台积电不会掉以轻心，研发支出会持续增加，台积电3nm制程将会是相当领先，2nm正在发展中，寻找解决方案。

如果说“2nm决战”还有数年时间，那么三星和台积电的“3nm大战”已经一触即发。今年6月，三星电子曾宣布称公司已开始量产3nm芯片。而台积电N3(即3nm)芯片也预计在今年下半年进行量产。

为何在“消费电子寒冬”之下，头部芯片代工厂商纷纷加码先进制程?三星积极推动先进制程研发，又能否打破台积电在芯片代工市场遥遥领先的局面呢?

3nm技术节点：台积电第一个3nm级节点称为N3，有望在今年下半年开始大批量制造 (HVM)量产，预计2023年初交付给客户。其中，3nm第二节点N3E，与N5相比，在相同的速度和复杂性下，N3E功耗降低34%，性能提升18%，逻辑晶体管密度提高1.6倍，而且搭配先进的TSMC FinFlextm架构，能够精准协助客户完成符合其需求的系统单芯片设计。

2nm技术节点：台积电第一个2nm级节点称为N2，采用纳米片晶体管(GAAFET)架构，预计于2025年开始量产。据悉，在相同功耗下，2nm性能速度较3nm增快10%至15%，若在相同速度下，功耗降低25%至30%。台积电还表示，2nm制程技术平台也涵盖高效能版本及完备的小晶片(Chiplet)整合解决方案。

扩大超低功耗平台：台积电称正在开发N6e技术，专注于边缘人工智能及物联网设备。N6e将以7nm制程为基础，逻辑密度可望较上一代的N12e多3倍。据悉，N6e平台涵盖逻辑、射频、类比、嵌入式非挥发性存储器、以及电源管理IC解决方案。

TSMC-3DFabricTM 三维矽晶堆叠方案：台积电今天展示两项突破性创新，一项是以SoIC为基础的CPU，采用晶片堆叠于晶圆之上(Chip-on-Wafer，CoW)技术来堆叠三级快取静态随机存取存储;另一项是创新的AI SoC，采用晶圆堆叠于晶圆之上(Wafer-on-Wafer，WoW)技术堆叠于深沟槽电容晶片之上。

台积电表示，搭载CoW及WoW技术的7nm芯片，目前已经量产，5nm技术预计于2023年完成。为满足客户对于系统整合芯片及其他3DFabric系统整合服务需求，首座全自动化3D Fabric晶圆厂预计于2022年下半年开始生产。

随着台积电2nm转向基于纳米片的GAAFET架构，3nm系列将成为台积电FinFET节点最后一个技术平台。预计在2025年量产2nm芯片后，台积电仍将继续生产3nm半导体产品。

据Counterpoint数据，2022年一季度，在全球4nm/5nm的智能手机芯片市场，台积电拿下了40%的市场份额，而三星拿下了剩余的60%。在手机高端芯片领域的市场份额“反超”，意味着三星开始在先进制程上追赶台积电的脚步。

为了使半导体工艺不断缩小，硅必须掺杂越来越高的磷浓度，以促进准确和稳定的电流传输。就目前而言，随着业界开始大规模生产 3nm 组件，传统的退火方法仍然有效。然而，随着精度进一步提升，需要确保高于其在硅中的平衡溶解度的磷浓度。除了实现更高的浓度水平外，一致性对于制造功能性半导体材料也至关重要。

台积电此前推测，微波可用于退火(加热)过程，以促进增加磷的掺杂浓度。然而，以前的微波加热源往往会产生驻波，从而不利于加热的一致性。简单来说，以前的微波退火设备加热内容物会加热不均匀。

康奈尔大学的科学家得到了台积电的支持，开展微波退火研究。本周早些时候，康奈尔大学发表了一篇由此产生的论文，先进的微波退火方法已经“成功克服了高于溶解度的高而稳定掺杂的基本挑战”。

台积电2021年营收显示，其主要的营收在于先进制程而并非成熟制程，台积电7nm及以下制程的营收，在2021年全年达到了50%。此外，台积电在其法说会上表示其资本支出中的80%将用于3nm、5nm及7nm等先进制程的研发。作为如今业内唯二能制造出先进制程的晶圆代工厂商之一，其营收情况以及资本支出可以表明，市场对于先进制程的热度只增不减。

此外，除了手机、电脑等传统意义上先进制程的典型应用领域外，一些曾经以成熟制程为主的应用领域，如今也不难看到先进制程的身影。例如，已有部分企业在规划更先进制程工艺的车规级芯片，如芯擎科技、恩智浦、高通、英伟达等，陆续发布7nm、5nm制程芯片。

硅芯片的最后一战?

2nm或许是如今硅芯片领域的最后一战，也是关键一战。而这一战，随着台积电、三星奋力寻求ASML高数值孔径极紫外光刻机，也开始逐渐打响。

此前，新思科技的研究专家Victor Moroz表示，硅晶体管的能力有限，它很有可能只能安全微缩到2nm。此外，由于石墨烯等新材料仍处于起步阶段，短时间内难以在半导体领域替代硅材料。也因此，将2nm芯片制程视为硅芯片的最后一战，几乎成为了业内共识。

因此，全球所有的芯片大国和行业霸主，都在暗自较劲，要在2nm上“背水一战”。

6月17日台积电举行的技术论坛上，这家晶圆代工龙头首次披露，到2024年，台积电将拥有ASML最先进的高数值孔径极紫外光刻机，用于生产纳米片晶体管(GAAFET)架构的2nm芯片，预计在2025年量产。据了解，高数值孔径极紫外光刻机具备更高的光刻分辨率，能够将芯片体积缩小1.7倍，同时密度增加2.9倍。

几乎同一时间，有报道称三星电子从ASML获得了十多台EUV光刻机。而三星同样表示其2nm芯片将于2025年量产。不难看出，三星也在为3年后的2nm芯片量产蓄力。

现阶段主要使用的 FinFET(过去被称为 3D 晶体管)是 10nm 工艺发展过程中的关键芯片设计技术，其采用了三面包覆式的栅极设计，可以在三个侧面围起电流通道，以此减少漏电(电子泄露)，但 5nm 甚至 3nm 工艺的发展意味着 FinFET 将面临落伍，因此业界研发出了四面环绕式的全栅极或 GAA 技术。

然后，工厂在这一基础上添加了它所谓的纳米片而不是纳米线，并将该技术称为 MBCFET。但这里要说的 BSPDN 与此不同，可以理解为三星、英特尔和台积电使用的小芯片设计的演变。

借助小芯片技术方案，我们可以在单个芯片上应用同种工艺，也可以连接来自不同代工厂不同工艺制造的各种芯片，这也是英特尔 14 代酷睿和 AMD 锐龙采用的技术方案，它也称为 3D-SoC，可以同时将逻辑电路和内存模块并在一起。

据介绍，BSPDN 与前端供电网络不同，它主要是利用后端;正面将具有逻辑功能，而背面将用于供电或信号路由。

IT之家了解到，BSPDN 的概念于 2019 年在 IMEC 上首次被提出，当时有一篇引用该技术的 2nm 论文也在 2021 年的 IEDM 上进行了发表。

作者在这篇韩文名为《SRAM 宏和使用 2nm 工艺后端互连的逻辑设计和优化》的论文提出，将供电网络等功能移至芯片背面，从而解决仅使用正面造成的布线堵塞问题。据称，与 FSPDN 相比，BSPDN 的性能可提高 44%，同时功率效率提高 30%。