黄仁勋请看，你说死摩尔定律，英特尔却大秀先进封装技术

全面解读英特尔先进封装技术当我们在网上搜索“摩尔定律已死”短句时，会发现最早的日期至少是4年前，且一直被讨论至今。回顾集成电路发展这几十个年头，断然少不了摩尔定律的作用，不知何时，突然遭遇“赐死”，原因也只不过为了宣扬自家类似先进封装亦或者GPU（此前英伟达CEO黄仁勋称，摩尔定律已不再适用，未来希望能依靠图形处理器在未来数年间继续推动半导体行业发展）。

让笔者觉得，摩尔定律这块金字招牌，得之，可统领武林。显然，和摩尔定律息息相关的英特尔公司是铁定不能让招牌易主，在后摩尔时代，英特尔在技术上更加多元化，甚至可能会加速产业发展。

多元化指英特尔六大技术支柱——制程&封装、架构、内存&存储、互连、软件、安全。背后想法不外乎，那些单一拿“制程微缩”说话的群体，已经很难再玩文字游戏。也让外界重新认识一下英特尔。

在9月4日的“英特尔先进技术封装技术解析会”（下简称“解析会”）上，来自英特尔封装研究事业部、技术部的大咖们分享了英特尔在先进封装技术上的“绝技”，让笔者瞬间忘记“制程微缩”这回事，一心扑在封装技术上。

全局了解英特尔封装技术

AMD创办人Jerry Sanders在晶圆代工产业发展初期有句名言——“拥有晶圆厂才是真男人（Real men）”，如今来看，AMD一定算准了将来的CEO会是一位女人。

在解析会上，英特尔并没有引用这句话，只是说：“英特尔是一家垂直集成的IDM厂商，可以说具备六大技术优势当中的全部领域的专门技术细节。这也给英特尔提供了无与伦比的优势，从晶体管再到整体系统层面的集成，英特尔可以说能够提供全面的解决方案。”此话出自英特尔公司集团副总裁兼封装测试技术开发部门总经理Babak Sabi之口。但凡英特尔高层有一个会造“名言”的，那铁定网红，奈何都沉迷技术，为此研发投入高的惊人，如下图。

本文重点在封装这块，据Babak Sabi介绍，整个过程从拿到硅晶圆开始，包括（1）晶圆级测试，选择哪种芯片更适合这个单独的晶圆；（2）根据硅片处理，将晶圆分割成一些更小的裸片；（3）基于已知合格芯片（KGD）的整个工作流程，确保质量；（4）将裸片结合基板以及其他的封装材料共同封装；（5）对完成封装的芯片以及基板进行统一的测试；（6）在完成阶段，英特尔会确保整个芯片包括封装都会正常运行，然后它交付给客户了。

此外，英特尔拥有完整的表面贴装技术（SMT）开发线，可确保所有封装在交付客户前经过完整组装和测试。

英特尔公司集团副总裁兼封装测试技术开发部门总经理Babak Sabi

以上便是英特尔全部分装技术的简单汇总。Babak Sabi称这是他们团队所负责的部分，并展示了一个非常小的芯片封装，裸片上叠了三层，包括CPU、底层裸片、上层存储器单元。笔者突然有一种将此芯片钻个孔，串上线，戴在脖子上的冲动。直男改变世界。

Babak Sabi总结道：“在异构集成时代的英特尔的IDM拥有无与伦比的优势。其次我们的开发方案关注整体，而且又非常全面。我们希望所有的产品都可以非常轻松地集成在客户的平台上。”

三大核心

在解析会上，英特尔提出三大技术开发目标——低延时、高互连速度、高性能。其中的核心部分就是1，轻薄/小巧的客户端封装；2，高速信号；3，互连微缩——密度和间距。

关于轻薄/小巧，据英特尔院士兼技术开发部联合总监Ravi Mahajan介绍，传统的PCB集成中，有限的互连密度带来有限的带宽，长互连使得功率增大，还有一个大尺寸的外形，而异构封装可以拥有更小的系统面积、更加的电压调节效率/负载线、高速信号、降低数据时延以及多种节点混合集成。

英特尔院士兼技术开发部联合总监Ravi Mahajan

Ravi Mahajan举例称，一个包含CPU、GPU、电压调节器等器件的内存子系统一般大小为4000平方毫米，而使用异构封装，则不到700平方毫米。英特尔在2014年基于PCB板的封装厚度为100微米左右，2015年开始实现无核技术，未来英特尔将实行无核、嵌入式桥接技术，可以让系统变得更薄，让芯片尺寸更小。

关于高速信号，信号传输会受到金属表明粗糙度影响，使得信号被损耗。英特尔通过电介质材料发明和金属表面粗糙度降低损耗，使用路由/平面模板和电介质堆栈设计IP技术来实现高速信号。

目前，英特尔通过先进封装技术已经使得带宽达到112Gbps，未来有望突破224Gdps。

关于高密度、高带宽互连方面，英特尔介绍了3D互连概念，即两个裸片堆叠在一起。如今高带宽、低功耗、“宽且慢”的并行链路推动了对高密度裸片间互连的需求。Ravi Mahajan称，通过良好的设计，可以把整个能耗降低10%左右。这背后必须先进封装来配合。

在分析裸片间IO界面相关参数时，Ravi Mahajan拿出了一张与台积电对比的表格。2014年推出了AIB高级互连走线。每平方毫米Shoreline带宽密度可以达到130，Areal带宽密度可以达到150。同时针脚速度会达到2.0Gbps，物理层的能耗效率是0.85。台积电LIPINCON2的针脚速度可以达到8.0，但是它的Shoreline带宽密度和Areal带宽密度分别是67和198。Ravi Mahajan表示：“英特尔可以在同样的带宽密度条件下在功耗上做得更低，这是我们在内部测试所得出的结果，也是英特尔MDIO的第一代产品。”

从2D到3D，英特尔都有技术积累和布局。解析会上英特尔提到了几个技术名词。

1，EMIB

（Embedded Multi-Die Interconnect Bridge，嵌入式多核心互联桥接）

封装技术理念跟2.5D封装类似，EMIB 的概念就是允许将不同制程的组件拼凑在一起，来达成更高的性价比的目的。 例如在处理器中，电路部分用不到那么先进制程，那就依旧采用 22 纳米制程生产即可，而承担核心任务的芯片部分，由于需要较高的效能与较低的耗电量，则使用 10 纳米或者 14 纳米制程来制造。

2，Foveros

高密度3D封装，将多芯片封装从单独一个平面，变为立体式组合，从而大大提高集成密度，可以更灵活地组合不同芯片或者功能模块。Ravi Mahajan表示，现在其间距可做到50微米，英特尔已有先进技术可将其做到10微米甚至更小，这取决于系统的设计方法，每平方毫米IO则可以从400到10000来进行选择。

3，Co-EMIB

Co-EMIB是结合EMIB与Foveros的新封装技术，同时可以让芯片横向拼接，同时每层横向拼接都还是可以继续叠高楼。据现场介绍，2D的EMIB现在可以做到55微米，英特尔现在可以做到30-45微米。Foveros现在常规做到50微米，但是在有无焊料的情况下，英特尔已经可以做到20-35或者低于20微米。

Ravi Mahajan总结称，EMIB、 Foveros和Co-EMIB是构建高密度MCP的关键基础技术。

为未来储备

英特尔封装研究事业部组件研究部首席工程师Adel Elsherbini详细介绍了英特尔内部为未来封装技术开发所做的准备。

英特尔封装研究事业部组件研究部首席工程师Adel Elsherbini

Adel Elsherbini表示，封装互连技术有两种主要的方式，一种是把主要的相关功能在封装上进行集成。其中一个就是把电压的调节单元从母板上移到封装上，通过这种方式实现全面集成的电压调节封装。另外一个是我们称之为SOC片上系统分解的方式，我们会把具备不同功能属性的小芯片来进行连接，并放在同一封装里，通过这种方法我们可以实现接近于单晶片的特点性能和功能。

关于具体的微缩方向，英特尔一共提到三种，1，用于堆叠裸片的高密度垂直互连，它可以大幅度的提高带宽，同时也可以实现高密度的裸片叠加；2，全局的横向互连。在未来随着小芯片使用的会越来越普及，未来在小芯片集成当中保证更高的带宽；3，全方位互连，通过全方位互连可以实现之前所无法达到的3D堆叠带来的性能。

其中提到几个关键技术词汇，分别如下：

1，高密度垂直互连（BUMPS/mm2）

主要是靠每平方毫米有多少个桥凸来进行界定。随着间距越来越小，信号传导距离会越来越短，高密度垂直互连会带来巨大的优势，因为具体的信号传导速度更快，时间更短，中间的串扰会更少。

英特尔的混合键合技术（非焊料的焊接技术），从顶部晶圆抛光，到单切、清洁，再到底部晶圆操作。整套工艺流程帮助英特尔实现并排互连的桥凸。

2，全横向互连（引线/mm）

用每毫米的引线数量来衡量全横向互连。横向互连最需要考虑的就是直线间距，随着直线间距越来越短，我们在同样面积下就可以安装更多硅片，同时信号之间的传导距离也会越来越短。

如今基本上会使用硅后端布线的内容来实现，对此，Adel Elsherbini表示，使用有机中介层会是更好的方案，因为它比硅的成本更低。但是用有机物中介层会有一个巨大的弱势，它必须进行激光钻孔，也就是需要比较大的焊盘。导致密度就会受限，进而影响其性能。

为了解决这一挑战，英特尔开发了基于光刻定义的无未对准通孔（ZMV），可实现导线和通孔宽度的一致，这样就不需要焊盘进行连接，也不会牺牲传导速度。

3，全方位互连（ODI）

常规的叠加方式下，基础裸片要大于上面叠加的所有小芯片的总和，通过ODI技术可以改变这一点，使得两者之间更好的协调，上下做到面积统一。

其中包括三大优势：1，上下的基础裸片之间的带宽速度依然还是非常快；2，上面的小芯片也可以直接获得封装的供电，而并不需要中间的通孔，可以给带来供电的优势；3，全方位互连（ODI）技术中的基础裸片不用比上方搭载小芯片的面积总和更大。

解析会上英特尔全面解读了公司封装技术的过去现在和未来，看完后，也许你和我一样，是不是早就忘掉制程这件事？