半导体工艺变局在即｜3nm以下工艺举步维艰，纳米片浮出水面

没有一种技术能够满足所有的需求。FinFET几乎走到了尽头，接棒的GAA-FET在制造方面的挑战屡见不鲜，而且成本太高，有多少代工厂能负担得起尚不可知。不过，幸运的是，这并不是唯一的选择。围点打援似乎也是可以接受的选择：纳米片、先进封装和新的器件架构，可以肯定都将有助于行业赶上摩尔定律的脚步

近日，中芯国际投资90亿美元的国内首条FinFET芯片生产线落户上海，据称可以一直用到5nm工艺。国际上，头部代工厂已在从5nm进入3nm工艺，虽然三星与台积电对采用哪种技术似乎出现了分歧，但该来的终究要来，只是时间问题。

摩尔定律筋疲力尽

1965年到现在，集成电路行业一直遵循摩尔定律，经历了每18到24个月晶体管密度翻一番，芯片功能越来越多的演变。但是，随着每个新工艺节点的到来，成本都会上升，演进的节奏也在放缓。今天，摩尔定律几乎到了筋疲力尽的境地。

尽管英特尔、台积电、三星等公司都在计划从2022或2023年开启3nm和2nm工艺节点的生产，并从今天的FinFET过渡到新的全环绕栅极场效应晶体管（GAA-FET），但用GAA-FET取代FinFET的转变既昂贵又困难，必定是一条充满坎坷之路。

FinFET是英特尔在2011年提出的，当时用在22nm芯片上，后来台积电、三星一起跟进，从14nm/16nm FinFET一直用到现在的5nm。

不可否认，摩尔定律一直是集成电路增长的引擎，但代工厂要每18个月推出一个新工艺确实太难了。在每个节点，工艺成本和复杂性都在飞涨，所以节点缩小的节奏也从18个月延长到2.5年或更长。另外，大多代工厂的客户也承担不了迁移至更先进节点的费用。

问题变得越来越困难和复杂，但行业的共识是：复杂和困难也意味着机会。激进人士认为，摩尔定律可以继续用在任何器件上，希望工艺达到3nm甚至更小，因此有很多选择。

也有人认为，随着芯片规模的扩大，在新节点上生产更小的晶体管越来越困难，研发重点已经转移到其他领域，比如可以利用封装获得更低功耗、速度和更高内存的好处。

FinFET也快走到了尽头

有能力制造先进节点芯片的公司数量随着工艺几何结构的变化而不断减少，每增加一个新节点，成本也越来越高。台积电最先进的300毫米晶圆厂耗资达200亿美元。

在20nm节点，人们首次发现平面晶体管因沟道长度变短导致了所谓短沟道效应。这时，栅下耗尽区电荷不再完全受栅控制，其中有一部分受源极-漏极控制，产生耗尽区电荷共享，并且随着沟道长度的减小，受栅控制的耗尽区电荷不断减少。其影响是阈值电压降低，器件很容易发生载流子速度饱和效应。当然，在22nm及以上节点，平面晶体管仍是主流技术。

FinFET对解决漏电流问题有很大帮助，因为与平面晶体管相比，栅极三面接触的鳍片可以更好地控制鳍片内部形成的沟道。

来到7nm及以下工艺，静态泄漏问题再次变得越来越严重，即使是FinFET，功率和性能优势也开始减弱。过去，代工厂预计晶体管规格扩大0.7倍，在同等功率下，性能将提高40%，面积将减少50%。性能提升目前仅为15%到20%，需要更复杂的工艺、新材料和不同的制造设备才能获得上述结果。

为了降低成本，代工厂已经开始部署比过去更加异构的新架构，而且他们对在最新的工艺节点上生产的产品更加挑剔。虽然并非所有芯片都需要FinFET。模拟、RF等都是围绕着更成熟工艺构建的，需求量仍然很大。但数字逻辑仍在不断扩展，3nm及以后新的晶体管结构正在研发。

不过，对于领先工艺，还有几个障碍需要克服。当鳍片宽度达到5nm（相当于3nm节点）时，FinFET已接近其实际极限。一旦FinFET进展乏力，代工厂将转向3nm/2nm甚至更高的纳米片（nanosheet）FET（下面将介绍）。

技术进步的最大问题在于，有多少公司会继续资助这种不断缩小的节点，同时这些先进节点芯片如何有效地与同一个封装或系统中更成熟的工艺集成。这其实是规模经济的问题，在先进节点，晶圆成本是天文数字，因此很少有客户和应用能够利用昂贵的工艺技术。即使是那些能负担得起成本的客户，他们的一些片芯尺寸也已经超过了最大分刻线尺寸，这会带来量产方面的挑战。

芯片行业存在的一个分歧是，深度学习及其他应用的超级计算正推动着人们对3nm、2nm及更高计算能力的需求不断增长，与此同时，IoT和其他高容量、低成本的应用将继续使用“过时”的工艺，比如16nm/14nm到3nm FinFET。第一种需要正在使FinFET力不从心，这就是头部代工厂欲转向GAA-FET的理由。

GAA是FinFET进化的必由之路

为了继续缩小芯片尺寸，需要GAA-FET。当FinFET中的鳍片宽度接近5nm时，沟道宽度的变化可能导致不期望的变化和迁移率损失。GAA-FET可以绕过这个问题，是一个很有前途的未来晶体管候选者。GAA-FET基本上是一个硅纳米线（nanowire），其栅极从四面与沟道接触。就静电学而言它被认为是一种终极CMOS器件。在某些情况下，GAA-FET沟道中可能需要InGaAs或其他III-V材料。

GAA-FET具有更好的性能、更低的功率和更低的泄漏，当FinFET精疲力竭时，在3nm以下就需要它了。GAA和FinFET不同，是一种经过改进的晶体管结构，对于晶体管的持续扩展至关重要。在3nm，GAA的一个关键特性是阈值电压可以达到0.3V。与3nm FinFET相比，其开关待机功耗更低。

平面晶体管、FinFET和GAA-FET

尽管这些新型晶体管被认为是FinFET的一个进化步骤，而且已经研究了多年，但任何新的晶体管类型或材料对芯片行业来说都是一项艰巨的任务，也涉及到一些成本和上市时间风险。就像从平面到FinFET的转变一样，从FinFET到GAA的转变可能举步维艰。挑战包括：

3nm GAA的产品设计成本与3nm FET不相上下，但GAA的IP认证成本可能是3nm FinFET的1.5倍。

优化垂直侧壁上的器件很困难。由于要进行约5nm凹蚀，没有视线，也没有蚀刻终止层，控制内隔离层侧壁蚀刻的工艺变化非常困难，相当于无网走钢丝。

蚀刻工艺难度加大，对于平面器件来说，采用各向同性（共形）工艺与各向异性（定向）工艺时比较容易。对于FinFET来说，这有点棘手；对于GAA，这个问题变得非常棘手；在某些地方需要各向同性，比如在纳米线/纳米片下面蚀刻，另一些地方则需要各向异性。

GAA晶体管需要单独的纳米片尺寸控制计量。通过超晶格形成鳍片需要对厚度、成分和硅片的厚度进行单独的层控制。

内隔离层模块是定义最终晶体管特性的关键，而模块的控制对于最小化晶体管的可变性至关重要。在内隔离层成型的每个步骤中，精确控制缩进和最终隔离层凹陷的形状和CD（关键尺寸）对确保正确的器件性能至关重要。

纳米线和纳米片

纳米片FET应运而生

研发中的GAA架构有几种类型，供应商主要关注的是纳米片FET。基本上，纳米片FET是一个侧面有栅极包裹的FinFET，能较低的功率实现更高性能的芯片。

水平GAA架构的几种类型

纳米片FET是2017年IBM研究院提出的。与横向纳米线FET类似，纳米片FET使用更宽和更厚的线（片）来改进的静电特性和驱动电流。该工艺仍处于研发阶段，但与GAA-FET一样，它也是个位数纳米工艺节点晶体管的竞争者之一。

纳米片FET由几个组件构成，早期的GAA器件将使用垂直堆叠的纳米片，形成多个允许电子流过晶体管的沟道，四周由栅极材料包围。Leti 2020年首次演示了七层纳米片FET，它比通常的两层堆叠纳米片GAA晶体管性能改善了3倍。

高而直的（SiGe/Si）鳍片（15nm≤W≤85nm）七层GAA纳米片晶体管

在纳米片FET中，每个微小的片组成一个沟道。第一代纳米片FET将采用硅基沟道材料，用于pFET和nFET器件。第二代纳米片将使用高迁移率材料来制作pFET，nFET继续使用硅。这些材料使沟道中的电子移动得更快，提高了器件性能。高迁移率沟道并不是新东西，已经在晶体管中用了很多年。但这些材料对纳米片的集成提出了一些挑战。

表面上看，3nm FinFET和纳米片FET之间的扩展优势似乎微乎其微。最初，后者有44nm CPP（接触栅间距）和12nm栅极长度。但纳米片的优点在于：

FinFET器件宽度被量化，而对于纳米片，IC厂商可以改变晶体管中片材的宽度。例如，更宽的纳米片可以提供更大的驱动电流和性能。当然，窄纳米片的驱动电流较小，所占面积也小。

GAA架构改善了短沟道控制，进一步扩展了栅极长度，而叠层纳米片则提高了单位空间的驱动强度。

除了技术上的优势，纳米片FET也给客户提供了更多的选择。

在制造方面，纳米片FET的工艺流程包括：

首先是在衬底上形成超晶格结构，用外延设备在衬底上沉积交互SiGe（硅锗）和硅层。一个堆栈至少由三层SiGe和三层硅组成。

第二步是在超晶格结构中显影（develop）微小的垂直鳍片。每个鳍片之间都有一定空间。

在代工厂流程中，使用极紫外（EUV）光刻技术对鳍片进行图案化，然后进行蚀刻处理。

形成源极-漏极，接着是沟道释放工艺，使用蚀刻工艺去除超晶格结构中的SiGe层，剩下硅基层或片材，即沟道。

叠层纳米片FET的工艺流程

在这些工艺流程中，可能出现具有挑战性的埋藏缺陷类型，例如纳米片之间的残留物、纳米片的损坏或纳米片本身相邻的源-漏区的选择性损坏；沟道释放需要单独控制片材高度、拐角侵蚀和沟道弯曲等。

事实上，转移到任何新的晶体管技术都是具有挑战性的，代工厂一直在尽可能地推迟这一行动，推出时间表因代工厂而异。

三星显然是3nm GAA的领导者，目前，其使用的是7nm和5nm FinFET工艺。2017年，三星称将推出4nm的所谓多桥沟道FET（MBCFET），其本质上就是纳米片FET。之后三星又表示计划在2022/2023年推出全球首款3nm纳米片FET。

台积电正在把FinFET扩展到3nm，并将在2024/2025年迁移到2nm纳米片FET；它也表示将继续使用当前的FinFET，旨在利用其出色的营销技巧，让许多大客户使用其3nm FinFET技术实现设计。

英特尔和其他公司也在研究纳米片。英特尔透露正在研究采用沟道优先工艺，以及应变SiGe沟道材料的纳米片；IBM则在开发一种类似的SiGe纳米片，使用不同的沟道工艺；其他沟道材料正在研发中。

不管怎样，开发5nm/3nm及以后芯片的成本是天文数字。因此，客户正在寻找替代品，如先进封装。

Intel® Core™ 处理器采用3D堆叠技术Foveros，利用小型物理封装显著减小了电路板尺寸，在性能和能效之间实现了最佳平衡。

高迁移率沟道材料的应变挑战

上面说过，第二代纳米片可能会使用高迁移率材料。从FinFET到纳米片，电子迁移率有了很大的提高（对于nFET），问题是pFET空穴迁移率降低了，这也需要解决。换句话说，代工厂需要改善纳米片pFET的性能。因此，代工厂正在开发改进pFET的第二代纳米片FET。第二代纳米片将继续使用硅基沟道来实现nFET，因为其性能已经足够。

为了改进pFET，代工厂正在研究高迁移率沟道材料。领先的材料竞争者是SiGe，尽管III-V材料、锗和其他技术也在研发中。应变SiGe由于其优越的空穴迁移率和成熟的大规模生产工艺，正在成为替代硅的一种很有前途的pFET沟道。

为了将这些材料集成到器件中，代工厂在实施所谓的应变工程工艺。应变是一种施加在硅上以提高电子迁移率应力的方法。应变工程并不新鲜。多年来，应变工程一直是CMOS技术的关键技术之一，代工厂一直在沟道中使用SiGe合金压力源来提高载流子移动性。从90nm节点开始，源极-漏极外延生长诱导应变一直在帮助提升沟道迁移率，FinFET也不例外。

挑战一环套着一环。在下一代GAA晶体管中引入应变SiGe沟道材料又增加了一些新的挑战。采用新型沟道材料的纳米片面临的最大挑战是确保材料均匀性和结构完整性，同时让新型沟道材料与下游工艺兼容。

有几种方法可以开发SiGe pFET沟道，包括沟道优先和沟道最后工艺。在传统纳米片工艺中，沟道形成发生在早期或第一阶段，即沟道优先工艺。

英特尔的工艺是从300毫米衬底开始。在衬底上生长SiGe基SRB（应变松弛缓冲）层。然后，在SRB层上生长压缩Si0.4Ge0.6和拉伸硅的交互层。这创建了一个超晶格结构，形成了pFET的SiGe沟道的基础。其研究证明了一种埋置Si0.7Ge0.3 SRB全局应力源在Si0.4Ge0.6 pFET纳米片中诱导压缩应变，可以增强空穴传输。

其他厂商则采取了不同的方法。例如，IBM的纳米片pFET使用沟道最后工艺形成应变SiGe沟道。使用这种方法，pFET纳米片的峰值空穴迁移率提高了100%，相应的沟道电阻降低了40%，同时保持低于70mV/dec的亚阈值斜率。

IBM纳米片pFET沟道横截面STEM和EDX图

具体讲，IBM是在沟道释放之后显影SiGe沟道。在沟道释放之后，硅纳米片进行水平和垂直修整。然后，在硅纳米片上包裹一层SiGe选择性包裹层，称为SiGe包层。最终结构是SiGe包层和薄的硅纳米片核心。通过将载流子限制在SiGe包层内，可以改善应变SiGe沟道层中的载流子迁移率。

IBM是在工艺后期开发SiGe沟道，而不是在一开始。因为早期开始SiGe生长外延并不是有效的应变，还带来了集成工艺的复杂性和成本。新技术使SiGe层中的应变得以保存。这是因为该工艺基于SiGe后外延（epitaxy-last）方案，这对于提高性能至关重要。

没有万全之策

没有一种技术能够满足所有的需求。FinFET几乎走到了尽头，接棒的GAA-FET在制造方面的挑战屡见不鲜，而且成本太高，有多少代工厂能负担得起尚不可知。不过，幸运的是，这并不是唯一的选择。围点打援似乎也是可以接受的选择：纳米片、先进封装和新的器件架构，可以肯定都将有助于行业赶上摩尔定律的脚步.