新一代的边缘设备的灵活计算需求是什么？AMD Spartan UltraScale+ FPGA给出答案

预计从20022年至2028年，物联网设备的数量将会增长2.3倍；这会推动对于更高数量I/O需求、更通用I/O的需求，以及对于边缘端安全解决方案的需求。而与之相对的，我们面临着全球设计工程师资源的稀缺，IBS预测设计工程师的占比不足30%，且难在短时间内得到补充。这意味着设计人员的工作负担不断加大，必须要提高设计效率。而站在供应商的角度去观察终端应用市场，边缘系统往往需要具备较长的生命周期，这就意味着供应商需要为自己的设计方案选择具备稳定长期的供应和维护能力的器件，这样才能够实现更高的投入产出比。

而针对未来物联网时代的边缘计算设备的这些设计要求，低成本优化型FPGA仍是最佳选择，因为其能够提供更高可配置性、灵活的硬件加速 器、⾼速交换和低延迟操作等优势。但成本优化通常会被和低端划等号，面对本身就颇具门槛的FPGA开发，当工程师为边缘计算应用选择成本优化的FPGA时，也应该注重考虑选择开发环境和资源更丰富，制程相对更高的产品。

作为FPGA的发明者，当年赛灵思（现已并入AMD）不仅以高端FPGA产品线闻名，在成本优化型的FPGA产品应用上也硕果累累。自1998年Spartan系列FPGA发布至今，已经在各行各业取得了成功，在各种智能设备中实现了赋能，包括：自动体外除颤仪、手术机器人、火星探测仪等等。而总结Spartan FPGA能够在成本优化型FPGA这一细分中获得成功的原因，在于其前瞻的产品特性，能够满足长生命周期中应用的前瞻需求。AMD自适应和嵌入式计算事业部成本优化型芯片营销高级经理Rob Bauer表示：“Spartan FPGA把很多前瞻性的产品特性跟比较小型化的器件的尺寸规格、较低的密度和较优化的成本进行了出色的结合，因此备受推崇。”

而随着创新应用的发展，传统的低端FPGA已经无法满足新的系统设计需求。成本优化型的FPGA需要包含哪些前瞻的创新特性，才能让边缘设备满足未来的计算需求？AMD于近日发布的Spartan UltraScale+ FPGA 系列给出了答案。

新一代成本优化型FPGA：更丰富的I/O口资源、低功耗和领先安全功能

据悉，新一代的Spartan UltraScale+ FPGA 系列（下文简称SUS+）具备三大前瞻特性。一是业界极高的I/O数量和逻辑单元比，能够为I/O密集型应用降低成本；二是采用了16nm FinFET工艺，相比上一代28nm器件实现了30%的功耗降低，并通过硬化DDR和PCIe提升了电源效率；三是提供了相比竞品更丰富的安全功能，一级获得NIST批准的后量子密码技术。

作为新一代的成本优化型FPGA产品，AMD在SUS+上提供了丰富且可靠的特性。据AMD 自适应和嵌入式计算事业部FPGA成本优化型产品组合产品线经理Romisaa Samhoud介绍，来自UltraRAM存储的支持，让新产品在片上内存总数上也得到了增加，同时也提供了更快的、高达16.3 Gb/s的收发器速度。其次通过PCIe4的硬化和16纳米FinFET技术加持，让SUS+有更快、更高效的数字信号处理能力，速度可以多达384个DSP48E2块。

而谈到面向未来的前瞻特性，则需要对于客户的未来产品需求有着准确的判断。从来自行业客户的反馈来看，更高的IO资源需求、更高的安全等级和对于新一代内存标准的支持是必然需求。为此，AMD在SUS+上提供了多达572个I/O，支持3.3V电压，且支持3.2 G MIPI D-PHY。在安全配置上，提供了后量子密码技术（PQC）和AES-GCM，另外还有物理不可克隆功能（PUF），进一步减少单一事件干扰（SEU）造成的威胁。同时，SUS+提供了硬化的LPDDR4和LPDDR5内存控制器IP，能够进一步支持4.2G的速度，同时将整个芯片的规格尺寸微缩至了10×10毫米。

Romisaa表示，Spartan UltraScale+非常高的I/O和逻辑单元比，这对于客户设计中的I/O扩展、电路板管理和胶合逻辑上都是非常重要的。而SUS+上的I/O不仅数量多，还更具灵活性，这种灵活性在工业机器人等应用中颇为重要，可以让SUS+更方便雨各种不同的传感器、摄像头、机动马达和工业网络进行连接，从而实现统筹管理。

从实际的对比来看：新一代SUS+系列的SU10P比上一代的Sparan7系列的7S50，通过工艺演进在更小的面积上实现了更高的IO资源；而新一代SUS+系列的SU55P比Artix7系列的7A100T，通过硬化控制器IP和先进工艺实现了更低成本和更小面积。简言之，对于客户而言，要实现同样的设计目标，选择了新一代的SUS+的产品，就能够节省为了构建内存控制器所占用的逻辑资源块，这也意味着可以选择更具性价比的型号配置。而且硬化IP提供了更完备的设计验证，减少了客户的开发周期。此外，面积上的减少是显而易见的，这也将帮助客户有效节省整个架构空间。

一致的开发工具：实现全平台产品的全链条开发体验

成本优化型的FPGA，他们的场景更多在嵌入式领域。而这些系统开发人员，往往并不具备那么高的硬件逻辑开发能力。而当他们面对着市场上多种产品和工具时候，更是提高了其入门门槛。因此我们认为，对于成本优化型的FPGA而言，更需要给设计者提供有好用的、一致的设计工具、丰富的设计资源和生态支持。

在这方面，AMD VIVADO 设计工具一直居于领先地位。Romisaa表示，AMD是为客户提供了一套统一的工具，这套工具适用于所有AMD的FPGA产品组合，客户可以在从设计、仿真到调试的整个设计流程都使用它。除了一致性之外，这套工具还能够优化客户的开发效率，Vivado工具套件可以产生值得信赖的结果：包括计件时序的模型同时能够满足时序要求，在不同工艺、电压和温度方面给客户提供他们所想要的使用效果等。

Romisaa强调：“AMD VIVADO 设计工具最大的优势，就是我们的集成和整合。其他供应商的现状是非常分散化、碎片化的流程，但是AMD的思路，是把它做到了统一。” 如果客户持续选择AMD的FPGA产品，那么可以获得来自VIVADO的一致的端到端开发体验，客户只需要一次学习，就可以将经验多次运用在各种不同的产品中。

而除了开发上的支持外，AMD也承诺要为SUS+提供超过15年的产品生命周期保证。从2009年开始，AMD已经陆续推出了5代成本优化型FPGA产品，每一代的生命周期也都提供超过了15年的产品供货保障。不仅于此，AMD还会与供应商合作，针对一些产品在标准生命周期之外提供延长的生命周期，这也进一步帮助客户提高了投入产出比。Rob表示，做出好承诺很容易，难点在于是否真的能够兑付承诺，实现对客户的长期支持。“在近40年FPGA行业深耕历史里，可以看到我们一次又一次践行这样的承诺。通过收购赛灵思，AMD现在有一个非常稳健的业界履历，能够来持续创新和发展FPGA产品，来为这样的承诺去继续兑现。”Rob充满信心。

结语

当我们提到成本优化型FPGA，往往与简化逻辑资源、有限I/O和较低制造工艺联系在一起。诚然，在成本受限的系统设计中，对于价格、功耗和尺寸的要求更为敏感；但随着一系列创新应用的发展、随着边缘AI的深化，成本优化型FPGA也不再与低端划等号，而是会在满足边缘端侧设备功耗水平基础上，提供更高的功能性和灵活性。此次AMD推出的SUS+，是针对下一代、新一代的边缘设备做设计考量的，该系列以更高的I/O数、硬化控制器、先进的安全特性和16nm工艺等特色，成为了业界新一代成本优化型FPGA产品的标杆。