基于变压器的 SiC MOSFET 隔离栅极驱动器设计

时间：2024-05-23 14:40:01

关键字： PCB 变压器 SiC MOSFET

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[导读]本文将介绍一种用于 3.3kV SiC MOSFET的基于变压器的隔离式栅极驱动器。两个 VHF 调制谐振反激式转换器，工作频率为 20 MHz，可生成 PWM 信号和栅极驱动功率。

本文将介绍一种用于 3.3kV SiC MOSFET的基于变压器的隔离式栅极驱动器。两个 VHF 调制谐振反激式转换器，工作频率为 20 MHz，可生成 PWM 信号和栅极驱动功率。

高压绝缘特性(15 kV RMS)由基于PCB的空心变压器提供。该变压器具有 5pF 的低耦合电容，即使在 SiC MOSFET 的高 dv/dt 下也能增强抗噪能力。为了评估所提出解决方案的有效性，将提供 3.3kV 分立 SiC MOSFET 的实验结果。

隔离式栅极驱动器

用于高压 SiC MOSFET 的隔离式栅极驱动器 (GD) 的典型配置如图 1 (a)所示。需要一个隔离的栅极驱动电源 (GDPS)，而光纤 (OF) 通常用于传输栅极 PWM 信号，以确保信号路径上的足够隔离和低寄生电容[1]、[5]。这种解决方案的缺点是光纤成本高，并且需要至少两个隔离电源。

已经提出了一种替代解决方案，该解决方案基于具有基于 PCB 绕组的变压器的 20kV 隔离 GDPS [2]。尽管它具有低耦合电容 (<2pF)，但由于磁芯和 PCB 绕组之间的间隙距离，它会导致变压器体积庞大。

无线电力传输 (WPT) 转换器[3]、 [5]和基于光功率传输的 GDPS [3]、[4]允许您消除耦合电容，但实现低传输功率 (< 1W) 和转换效率(< 25%)。感应功率传输 GDPS 使用单匝初级绕组为多个次级接收器供电[5]，其中低耦合电容是通过初级绕组和磁芯之间的宽气隙实现的。但是，如果初级发射器发生故障，则所有次级侧栅极电压都将失控。

本文提出的新颖解决方案如图1(b)所示。通过使用具有高介电强度的基于 PCB 的空心变压器，可实现 15 kV RMS绝缘电压。此外，低耦合电容增强了 3.3kV SiC MOSFET 对高 dv/dt 的抗噪能力。

图 1：传统与建议的隔离 GD 解决方案

示意图

所提出的解决方案的示意图如图 2所示。在初级侧，PWM信号使用 VHF 信号 (20 MHz) 进行调制，以生成两个 RFC 的栅极信号。第一个 RFC 在 PWM 信号为高电平 (1) 时有效，而第二个在 PWM 信号为低电平 (0) 时有效。无论 PWM 占空比如何，两级的输出电压 V O都保持恒定的 DC 值。因此，次级侧接收的功率与 PWM 占空比无关。

在次级侧，两个包络检测器连接到二极管 D R1和 D R2的阳极，从而检测 RFC 的 ON/OFF 状态。然后这些边沿检测信号作为 PWM 上升沿和下降沿进行缓冲，并发送到 RS 双稳态，该 RS 双稳态重新生成 PWM 信号。在 RFC 1 之后连接的非隔离 DC-DC 稳压器为次级侧信号处理电路提供所需的 +5V、+15V 和 -5V 驱动电压。

图 2：提议的 GD 解决方案示意图

相关波形如图3所示。

图 3：提议的 GD 的关键波形

变压器

基于PCB的空心变压器的设计，其优点是消除了磁芯损耗和绕组与磁芯之间的潜在绝缘问题，如图4所示。它采用堆叠 PCB 结构，包括初级 PCB、变压器 (Tr)-PCB 和次级 PCB。变压器绕组具有螺旋形状以简化设计。Tr-PCB 板只有两层，初级和次级绕组分别位于顶层和底层。使用此解决方案，绝缘特性完全由 Tr-PCB 板的介电材料(通常为低成本 FR-4)提供。

图 4：基于 PCB 的变压器的结构

为了提高介质击穿电压和降低耦合电容，可以使用高抗电强度和低介电常数的材料。作者使用了 Arlon-DiClad-880 材料，其介电常数为 2.2，介电强度大于 45kV/mm。借助 Ansys Q3D 提取器工具确定的模拟耦合电容对于几个变压器约为 5 pF。

带涂层的初级和次级绕组之间的爬电距离高于 30 mm × 2。根据 IEC-61800-5-1-2007 标准，这确保了 15 kV RMS的绝缘电压。

实验结果

图5显示了用于测试的原型的示意图，该原型使用表 I中列出的组件在实验室中构建。

表一：原型中使用的组件列表

图 5：原型示意图

RFC的最大输出功率在1.5W@17Ω阻性负载下测得，足以驱动3.3kV SiC MOSFET(GR40MT33N)。效率和 RFC 输出电压 (V O ) 的图表如图 6所示。两个 RFC 在整个负载范围 (0.12W-1.5W) 上都保持稳定的输出特性。

图 6：效率和 RFC 输出电压

此外，还实施了双脉冲测试 (DPT) 来评估提议的 GD 的性能。DPT 试验台的示意图如图 7所示。

图 7：DPT 测试台示意图

GD 驱动开关S 1，其中需要绝缘电压和对高 dv/dtare 的抗噪性。Vdc=2kV，id_S1,max=44A，Lload=1.3mH，Rgon/Rgoff=2.2Ω/5Ω时的DPT实验波形如图8所示。可以看出，3.3kV SiC达到的最大dv/dt MOSFET 对应于 100V/ns 的安全值。相同的 GD 解决方案也可用于其他高压 SiC MOSFET 器件。