1.面积与速度的平衡与互换

这里的面积指一个设计消耗 FPGA/CPLD 的逻辑资源的数量，对于 FPGA 可以用消耗的 FF（触发器）和 LUT（查找表）来衡量，更一般的衡量方式可以用设计所占的等价逻辑门数。

速度指设计在芯片上稳定运行，所能达到的最高频率，这个频率由设计的时序状况来决定，和设计满足的时钟要求，PAD to PAD time ，Clock Setup TIme，Clock Hold TIme，Clock-to-Output Delay 等众多时序特征量密切相关。

面积和速度这两个指标贯穿 FPGA/CPLD 设计的时钟，是设计质量的评价的终极标准。

面积和速度是一对对立统一的矛盾体。要求一个同事具备设计面积最小，运行频率最高是不现实的。更科学的设计目标应该是在满足设计时序要求（包括对设计频率的要求）的前提下，占用最小的芯片面积。或者在所规定的面积下，是设计的时序余量更大，频率跑的更高。这两种目标充分体现了面积和速度的平衡的思想。

作为矛盾的两个组成部分，面积和速度的地位是不一样的。相比之下，满足时序、工作频率的要求更重要一些，当两者冲突时，采用速度优先的准则。

从理论上讲，如果一个设计时序余量较大，所能跑的速度远远高于设计要求，那么就通过功能模块的复用来减少整个设计消耗的芯片面积，这就是用速度的优势换取面积的节约。反之，如果一个设计的时序要求很高，普通方法达不到设计频率，那么一般可以通过将数据流串并转换，并行复制多个操作模块，对整个设计采取乒乓操作和串并转换的思想运行。

2. 硬件原则

硬件原则主要针对 HDL 代码编写而言

Verilog 是采用了 C 语言形式的硬件的抽象，它的本质作用在于描述硬件！它的最终实现结果是芯片内部的实际电路。所以评判一段 HDL 代码的优劣的最终标准是：其描述并实现的硬件电路的性能。包括面积和速度两个方面。评价一个设计的代码水平较高，仅仅是说这个设计是由硬件想 HDL 代码这种表现形式的转换更加流畅、合理。而一个设计最终性能，在更大程度上取决于设计工程师所构想的硬件实现方案的效率以及合理性。（HDL 代码仅仅是硬件设计的表达形式之一）

初学者，片面追求代码的整洁、简短，是错误的。是与 HDL 的标准背道而驰的。正确的编码方法，首先要做到对所需实现的硬件电路胸有成竹，对该部分的硬件的结构和连接十分清晰，然后再用适当的 HDL 语句表达出来即可。

另外，Verilog 作为一种 HDL 语言，是分层次的。系统级 -- 算法级 -- 寄存器传输级 -- 逻辑级 -- 门级 -- 开关级。

构建优先级树会消耗大量的组合逻辑，所以如果能够使用 case 的地方，尽量使用 case 代替 if.....else......

3. 系统原则

系统原则包含两个层次的含义：更高层面上看，是一个硬件系统，一块单板如何进行模块花费和任务分配，什么样的算法和功能适合放在 FPGA 里面实现，什么样的算法和功能适合放在 DSP，CPU 里面实现，以及 FPGA 的规模估算数据接口设计等。具体到 FPGA 设计就要对设计的全局有个宏观上的合理安排，比如时钟域，模块复用，约束，面积，速度等问题。在系统上模块的优化最为重要。

一般来说实时性要求高，频率快的功能模块适合 FPGA 实现。而 FPGA 和 CPLD 相比，更适合实现规模较大，频率较高、寄存器较多的设计。使用 FPGA/CPLD 设计时，应该对芯片内部的各种底层硬件资源，和可用的设计资源有一个较深刻的认识。比如 FPGA 一般触发器资源丰富，CPLD 的组合逻辑资源更加丰富。FPGA/CPLD 一般是由底层可编程硬件单元，BRAM，布线资源，可配置 IO 单元，时钟资源等构成。底层可编程硬件单元一般由触发器和查找表组成。Xilinx 的底层可编程硬件资源较 SLICE，由两个 FF 和 2 个 LUT 构成。Altera 的底层硬件资源叫 LE，由 1 个 FF 和 1 个 LUT 构成。

使用片内 RAN 可以实现单口 RAM，双口 RAM，同步、异步 FIFO，ROM，CAM 等常用单元模块。

一般的 FPGA 系统规划的简化流程