基于AD9958多波形雷达信号源软硬件的设计

2 AD9958及参数设置
    AD9958是Analog Devices公司生产的一款高性能、动态特性优异、可双路输出的DDS器件，每路可单独控制频率，相位/幅度。内部集成了10 bit的输出幅度控制，内部工作频率高达500 MHz，使其可产生最高频率为250 MHz的双路信号。其内部有许多用于控制输出信号参数的控制寄存器，具有32位频率调整分辨率、14位相位失调分辨率、lO位输出幅度可缩放分辨率，有增强数据吞吐率的串行SPI口。可工作于多种模式，支持器件手册中介绍的单频信号模式(single-tone)、调制模式(moolulation mode)、线性扫频模式(1inearsweep)以及混合信号模式。
    对于单频信号模式，其复数表达式为：

   
式中，A为信号幅度，ψ为信号初始相位，f0为信号频率。
    采用这3个参数完全描述单频信号。双通道AD9958与这3个参数有关的寄存器分别为信道频率控制字(CTW0)、信道相位补偿字(CPW0)、幅度控制字(ACR)3个寄存器以及通道控制寄存器(CSR)，可产生双通道正交信号，控制如下：

    AD9958中需要设置初始频率、终止频率、调频斜率K确定一个线性调频信号。其中，起始频率和终止频率分别置于频率控制字寄存器CTW0和CTWl，在线性调频信号中，最主要的设置就是其调频斜率以及扫频方向，在线性扫频模式
中，频率累加器使输出频率从一个可编程低频梯变成可编程高频；或从一个可编程高频梯变成可编程低频。低频存入profile O，高频存人profile l。此时AD9958专门根据扫频方向(正／负)分别提供了上升步进频率控制字寄存器(RDW)和上升扫频时间控制字寄存器(RSRR)，以及与其对应的下降步进频率控制字寄存器(FDW)和下降扫频时间控制字寄存器(FSRR)，其扫频方向通过P1，P2脚单独控制，P1控制通道O，P2控制通道1，高电平表示扫频方向为正，低电平表示扫频方向为负。给出扫频方向表示为正的线性调频脉冲信号相关公式为：

   
式中，SYNC_CLK为系统时钟的4分频。
    对于相位编码脉冲信号，在此不给出其数学表达式，只需理解其主要是对相位的选择(0相位或180相位)即可，后边将给出编码方式为巴克码和最长线性移位码的脉冲调制信号，对于AD9958，用P0一P3引脚电平控制相位选择，高电平输出相位π，低电平输出相位0。

3 系统硬件设计
    AD9958产生的雷达信号源其原理框图如图1所示。系统主要指标参数是：脉宽为5～250μs，脉冲重复周期为0．5～10 ms，带宽为1～10 MHz，可产生简单脉冲、线性调频以及相位编码调制中频雷达信号。其中对于线性调频信号调频斜率正负可选；对于相位编码，编码形式可选。

3．1 器件选型
    DSP作为该系统的核心，采用ADI公司BLACKFIN系列的32位定点处理器ADSP—BF531，其最高系统时钟频率为400 MHz，BF531具有外围SPI接口和较多的可编程I／0引脚，对DDS控制有利。
    FPGA部分可根据实际需要综合考虑性价比，系统选用Altera公司CycloneII系列的EP2C8。系统工作时，DSP，FPGA与AD9958 3者关系为：通信参数由前端LCD显示模块控制，通过UART送至DSP以决定系统产生波形的类型及参数。DSP中将通信参数解析计算为DDS所需的各种控制字，并通过DSP的SPI接口打入DDS内部寄存器。FPGA作为整个系统的时序控制器为DSP、DDS提供参考时钟，并接收DSP通过并行总线发送的时序控制参数，以及可编程端口(GPIO)发送的波形类控制信号，根据其中的时序控制参数(包括脉冲重复周期值和脉冲宽度值)产生DSP中断信号，以中断DSP。DSP在中断服务子程序中进行频率字的计算和发送。下面介绍FPGA作为整个系统的时序控制器时，如何产生各种时序控制信号。[!--empirenews.page--]
3．2 时序产生器
3．2．1 DDS参考时钟
    AD9958支持多种时钟配置方式用以实现AD9958的系统时钟。通过设置AD9958的CLK_MODE_SEL管脚，可将时钟设置为晶振输入或参考时钟输入，并且支持单端或差分的时钟方式。这里将其配置为参考时钟单端输入模式，直接通过FPGA输入20 MHz时钟信号，并通过AD9958锁相环电路倍频产生AD9958系统时钟400 MHz，倍频系数通过FRl寄存器的FRl<22：18>位设置。设FRl<22：18>这5位换算的十进制值为M，表1给出CLK_MODE_SEL引脚、M与时钟的关系。
3．2．2 时序控制信号
    DDS的时序控制信号由FPGA完成，包括DDS的IO_Updata、PS0一PS3等信号。FPGA接受ADSP-BF531的时序控制参数，经过分频产生相应的定时信号。即产生相应波形下的更新信号(IO_Updata)、PSO~PS3信号等，实现波形时序控制。
    雷达脉冲信号产生的时序关系如图2所示。根据雷达脉冲波形参数，FPGA产生同步信号及更新信号。其中，将脉冲宽度(PW)，脉冲重复周期(PRI)作为时序控制信号。

    根据图2的时序关系，时序产生器实际上是一个可编程的计数分频比较单元，在DDS控制处理器的控制下，产生所需的各种控制信号。时序产生器的逻辑原理如图3所示。

    时序产生器中的可编程PRI计数器，根据控制器预置的PRI值，产生PRI周期控制信号。同时该计数器的值与可编程比较器的值进行相同比较，比较器输出用于产生ioupdata脉冲。在相位编码模式下，利用子码产生器产生相位选择
(p_contr01)脉冲；在线性调频模式下，利用方向控制器产生(1pm_contro1)控制线性调频方向。时序产生器产生帧同步信号、视频脉冲信号和IO_Updata脉冲，用于控制DDS产生时序的中频脉冲信号。[!--empirenews.page--]
3．3 时序仿真
    时序控制在QuartusII7．2软件下完成，其一个周期内的时序仿真如图4所示，将10 MHz的dspclk用作脉冲计数时钟，由于计数时钟为0．1μs，则计数2 000次相当于200μs。所以设置pridata与pwdata为预置的脉冲重复周期与脉冲宽度值的10倍，则计数后正好是脉冲重复周期和脉冲宽度值。radar_pulse为雷达脉冲，interruptl为引前帧同步，作为DSP中断1，用于DSP中设置脉内参数；interrupt2作为DSP中断2，用于设置脉外参数；IOUPDATA为DDS更新信号。在线性调频方式下，R_pcontrol触发DDS产生扫频方向为正的线性调频信号；L_pcontrol触发DDS产生扫频方向为负的线性扫频信号。在相位编码方式中，以m15序列码作为相位控制为例，p_control为相位选择脉冲，产生m15序列码11l 101 01100l 000。由图4的仿真结果可知，其产生的时序与图2要求的时序相同，从而验证了系统设计的正确性。

3．4 实验结果
    此系统可方便产生参数可调的常规脉冲、线性调频、相位编码脉冲信号，在示波器下观察得出，利用AD9958设计产生的信号波形精度高。图5(a)为示波器观察的脉冲同步信号和常规脉冲信号，图5(b)为信号局部放大图。由图5(a)可看出：u0的脉冲信号为20μs；由图5(b)可看出：中频频率f0=30MHz，脉冲重复周期为1000μs，脉冲宽度为20μs。

4 结语
    在介绍DDS芯片AD9958基础上，介绍了雷达频率合成器中频产生模块，并仿真了其中的FPGA时序控制模块。该雷达模拟器可灵活配置信号种类、脉宽和重复周期的多种参数，其稳定度高，精度高，分辨率高，且可实现双路正交输出。