采用SAR结构的8通道12位ADC设计

摘  要：本文设计实现了一个8通道12位逐次逼近型ADC。转换器内部集成了多路复用器、并/串转换寄存器和复合型DAC，实现了数字位的串行输出。整体电路采用HSPICE进行仿真，转换速率为133ksps，转换时间为7.5ms。通过低功耗设计，工作电流降低为2.8mA。芯片基于0.6mm BiCMOS工艺完成版图设计，版图面积为2.5×2.2mm2。
关键词：逐次逼近ADC；复合结构DAC；低功耗；BiCMOS

引言
    ADC是模拟系统与数字系统接口的关键部件，长期以来一直被广泛应用于通信、军事及消费电子等领域。随着计算机和通信产业的迅猛发展，ADC在便携式设备上的应用发展迅速，正逐步向高速、高精度和低功耗的方向发展。

    目前市场上占统治地位的ADC的类型主要包括：逐次逼近型(SAR)、S-菩汀⒘魉?咝汀?-菩涂梢允迪趾芨叩姆直媛剩?魉?咝涂梢员Ｖず芨叩牟裳?俾剩?饬街痔逑到峁苟际俏?寺?隳持痔囟ㄐ枨蟮淖菹蚴谐《?杓频摹?AR ADC是采样速率低于5MSPS的中高分辨率应用的常见结构，由于其实质上采用的是二进制搜索算法，内部电路可以运行在几MHz，采样速率主要由逐次逼近算法确定。

    本文基于上华0.6mm BiCMOS工艺设计了一个8通道12位串行输出ADC，转换核心电路采用逐次逼近型结构，并在总结改进传统结构的基础上，采用了电压定标和电荷定标的复合式DAC结构。这种“5+4+3”的分段式复合结构不但避免了大电容引入的匹配性问题，而且由于引入了电阻，减小了电路本身的线性误差。比较器的实现采用多级级联的放大器结构，降低了设计复杂度。最后基于CSMC 0.6mm BiCMOS工艺实现了整体版图设计。

系统结构
    SAR ADC电路结构主要包含五个部分：采样保持电路、比较器、DAC、逐次逼近寄存器和逻辑控制单元。转换中的逐次逼近是按对分原理，由控制逻辑电路完成的。其工作过程如下：启动后，控制逻辑电路首先把逐次逼近寄存器的最高位置1，其它位置0，将其存储到逐次逼近寄存器，然后经数模转换后得到一个电压值(大小约为满量程输出的一半)。这个电压值在比较器中与输入信号进行比较，比较器的输出反馈到DAC，并在下一次比较前对其进行修正。即输入信号的抽样值与DAC的初始输出值相减，余差被比较器量化，量化值再来指导控制逻辑是增加还是减少DAC的输出；然后，再次从输入抽样值中减去这个新的DAC输出值。不断重复这个过程，直至完成最后一位数字的实现。由此可见，这种数据的转变始终处于逻辑控制电路的时钟驱动之下，逐次逼近寄存器不断进行比较和移位操作，直到完成最低有效位(LSB)的转换。这时逐次逼近寄存器的各位值均已确定，转换操作完成。

    由于本设计针对的是串行多路通道转换技术，所以本文在SAR ADC基本结构的基础上，在模拟输入前端加入多路复用模块，并在输出后端加入并/串转换电路。

图1 整体结构简图和输入等效电路

    为实现信号的快速精确转换，SAR ADC中重要部件是采样保持电路、比较器和DAC，等效输入电路如图1所示。在获取数据期间，被选信道作为输入给电容CHOLD充电，获取时间结束后，T/H开关打开，电荷维持在CHOLD上作为信号样本，与DAC中产生的模拟信号进行比较，将比较结果输入并/串输出寄存器，在三态总线控制下输出数字位。

电路设计与实现
    采样/保持电路的性能高低限定了整个ADC的速度和精度，在设计中采用双差分底板采样技术，双差分结构以获得优良的AC性能，另外底板采样技术的应用也极大地减小了电荷注入、时钟馈通以及有限带宽所造成的误差，优化了整体性能。其中比较器的实现采用3个放大器级联结构，这样不仅极大提高了增益，而且减小了比较器的设计难度，提高了电路性能。下面重点讲述DAC的设计与实现。

    SAR ADC的速度和分辨率主要受反馈电路中DAC的速度、分辨率和线性的限制，精确设计DAC是本次设计的重点和关键。传统的SAR ADC多采用简单的电阻分压式或电容电荷型结构来实现。电阻分压式转换器的优点是只需要用到一种电阻，容易保证制造精度，即使电阻出现较大的误差，也不会出现非单调性。但n位二进制输入的电阻分压式数模转换器需要2n个分压电阻以及同样数量的模拟开关，所以随着位数的增加，其所需元器件的数量会呈几何级数增加，这是它的缺点。单独用这种结构来做一个DAC的情况比较少见，但是它却在8位以下的SAR ADC中常用到。电容电荷型DAC的优点是精度较高，但缺点是面积大，对寄生电容敏感，而且还需要两相时钟，增加了设计制造的复杂度。

图2  第8通道对2.5V电压进行转换的输出波形

    本文设计的DAC采用复合结构。由于本芯片是一个12位精度的ADC，要求DAC也要达到12位精度，而且对于位数较高的转换器，从芯片面积和性能方面综合考虑，组合结构较单一结构优势显著。因而本文采用5+3+4复合结构实现，即高5位MSB采用电容网络实现，中间3位采用电阻网络，而低4位LSB仍用电容网络实现，这样设计避免了不同结构实现上的不足，结合了各自的优点，较好的实现电路设计目标。此DAC的优点是具有一定的单调性，因为电阻串本质上是单调的，而且3个数字位只有一种阻值的电阻，不存在电阻失配问题。电阻串不需要预充电，转换速度比电容阵列的转换速度快，但芯片占用面积较大；电容网络最多只需满足5位数字位对应的电容精度要求便可实现12位转换匹配。所以在分配每段位数时，本文在芯片面积和转换速度之间进行了折中考虑。单独对DAC进行仿真得到其建立时间仅为12ns。

设计仿真
    根据电路功能及指标要求，在Cadence环境下用Hspice对电路进行仿真。通过控制逻辑精确控制，最后实现12位数字的转换结果，图2为选择第8通道对2.5V电压进行转换的输出波形，实现了模拟信号到数字信号的正确转换。12位ADC的工作温度范围为-55℃~125℃，仿真条件为VDD＝5.0V，VSS=0V，VREF=4.096V，VAGND=0V。最后基于CSMC 0.6mm BiCMOS工艺完成了版图设计，面积为2.5×2.2mm2。
　　
结语
    本文基于CSMC 0.6mm BiCMOS工艺设计实现了一个12位串行输出ADC，采用电压定标和电荷定标组合式数模转换器技术，比较器的实现采用多级级联放大器形式，通过合理的时序控制，实现了较好的性能，转换速率为7.5ms，正常工作电流2.8mA，增益误差小于2LSB，线性误差小于1个LSB，最后版图面积为2.5×2.2mm2，此转换器对于消费电子、汽车电子及便携式产品等方面应用是具有较好性价比的选择。

参考文献：
1 Kh.handidi, Vincent S.Tso. An 8-b 1.3-MHz Successive-Approximation A/D Converter.  IEEE J. Solid-State Circuits,1990,25(3)
2 T.P.Redfern et al.. A monolithic charge-balancing successive-approximation A/D technique. IEEE J. Solid-State Circuits, 1979, SC-14: 912-920
3 Richard K.Hester et al. Fully Differential ADC with Rail-to-Rail Common-Mode Range and Nonlinear Capacitor Compensation. IEEE J. Solid-State Circuits, 1990, 25(12):173-183.