一种基于PE3236 L波段频率合成器设计实现
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以往的频率合成器都是用分立元件和小规模集成电路组装起来的,技术复杂,可靠性低、功耗大、体积大、成本高。随着半导体工艺和集成电路技术的快速发展,出现了许多用于频率合成的大规模集成电路。在这些大规模集成电路中,把频率合成器的主要部件如参考分频器、程序分频器、鉴相器、锁定指示器、甚至微处理器等集成在同一芯片上。再配上参考振荡器、压控振荡器、环路滤波器及高速前置分频器,即可构成完整的频率合成器。这使得频率合成器的成本、体积和功耗都大大下降,简化了设计和生产调试的复杂程度,而可靠性则明显提高。大规模集成锁相环频率合成器电路的出现,为频率合成器的应用开辟了广阔的前景。
1 频率合成器设计
所设计的频率合成器,要求相位噪声低,输出频率800~1 000 MHz,共88个波道,通过单片机发送的频率控制字进行波道选择。在对比各种大规模集成频率合成芯片性能的基础上,选用了单片大规模集成锁相环频率
1.1 集成锁相环频率合成芯片PE3236
集成锁相环频率合成芯片PE3236是Peregrine公司生产的一种高性能整数分频PLL芯片,最高分频频率可达2.2 GHz。PE3236采用了UTSiCMOS技术,具有超低相位噪声的优良性能,成为了蜂窝网/PCS基站、无线本地环路基站的理想选择。
PE3236由高速前置分频器、计数器、鉴相器和控制逻辑组成。高速前置分频器采用吞脉冲分频技术,通过模式选择确定对VCO输出频率÷10还是÷11;主计数器M和参考计数器R分别对双模前置分频器输出频率和参考频率进行分频;辅助计数器A用于模式选择控制逻辑;鉴相器产生上下频率控制信号;还具有鉴相频率检测、时钟检测引脚。各计数器的计数值可以通过串行或并行接口编程实现,也可以直接通过连线实现。该芯片具有功耗低、相位噪声低、杂散小、分频频率高、编程灵活方便等优点。
主计数器输出频率fp和参考计数器输出频率fc即为鉴相频率,他们和输入频率、参考频率的关系为: fp=fin/[10×(M+1)+A] A≤M+1,M≠0
fc=fr/(R+1) R≥0
当环路锁定时,应有:fp=fc。
因此,芯片的输入频率fin与参考频率fr的关系为:
1.2 频率合成器的设计
设计的频率合成器系统实现框图如图1所示。
通过串行口,来自单片机的频率控制字对集成锁相芯片PE3236的内部分频器进行设置,将所需频率fo进行10×(M+1)次分频作为一路鉴相输入,将参考频率fr进行(R+1)分频作为另一路鉴相输入,通过鉴相器后得到反映两路鉴相信号误差的输出PD_U 和PD_D-,PD_U和PD_D经过环路滤波器,对噪声和杂散等干扰进行抑制后得到VCO的控制电压,控制VCO工作,使VCO输出频率锁定在fo(fo=[10×
改变单片机控制数据,可以选择不同的波道。
1.3 环路滤波器对相位噪声性能的影响分析
随着无线电通信系统性能的提高,信号源相位噪声的要求常常是整个系统的制约因素。对频率合成器的相位噪声影响因素很多,这里对环路滤波器的影响作以简要分析。
在锁相环频率合成器中,环路滤波器的设计是非常重要的。在环路带宽内,鉴相器强迫压控振荡器(VCO)跟踪参考频率,将参考振荡器的相位噪声映射到VCO上。这一过程受到鉴相器噪声基底的支配,因为鉴相器噪声基底通常比参考振荡器的相位噪声高。由于补偿频率高于环路带宽,环路就不能很好的跟踪参考频率,总的相位噪声等于VCO的相位噪声,因此要将环路带宽设置在鉴相器噪声基底与VCO自由振荡时相位噪声的交叉点上。过宽和过窄的环路带宽虽然对VCO的相位噪声有一定的改善,但不能很好地提高PLL的相位噪声性能。
在本设计中,环路滤波器是由精密运算放大器OP27组成的有源比例积分滤波器,如图2所示。为了很好地降低PLL相位噪声,合适的选择环路元件值是非常必要的。
2 测试结果
在以上设计的基础上,制作了一个L波段的频率合成器,实测结果如下:
工作频率:800~1 000 MHz,88个波道。频率稳定度:±1×10-6。
输出功率:≥+7 dBm。
相位噪声:≤-90 dB(偏离中心频率10 kHz处)。
3 结 语
随着雷达、电子对抗、航空航天、通讯及相关技术的发展,对频率合成技术的要求更加严格。集成锁相环频率合成器体积小、功耗小、成本低、功能全、灵活性大、适合大规模生产等优点,越来越引起了人们的重视。本文采用大规模集成锁相环频率合成芯片PE3236,设计并制作了一个L波段频率合成器。该频率合成器已经成功应用于分米波仪表着陆设备外场检测仪中,运行良好。
参考文献
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