一种改善杂散的DDS频率合成器

摘 要：相位舍位及量化噪声引起的杂散问题一直是数字频率合成器研究的重点。针对杂散问题，使用了修正频率控制字和相位抖动两种技术，再结合延迟叠加方法，很好地降低了幅度量化杂散和相位舍位杂散，提高了系统的信噪比。最终经由仿真验证了此方法能够有效抑制离散的杂散并且能够很好地改善由于相位抖动所引起的底部噪声过多的问题。
关键词：DDS频率合成器；相位抖动；修正频率控制字；延迟叠加

0 引 言
    由于跳频技术在军事上的广泛应用，因此对于其核心直接数字式频率合成器的研究成为人们关注的热点。直接数字式频率合成器的基本原理是利用输入信号本身相位差的不同给出不同的电压幅度，最终滤波平滑输出需要的频率。设计一个直接数字式频率合成器最大的问题就是杂散抑制。这是评价频率合成器设计是否优良的重要指标。
    杂散主要由幅度量化杂散和相位舍位杂散构成。现在采用解决杂散的技术大致分为：修改频率控制字技术，相位抖动技术等。相位抖动技术可以良好地改善由相位舍位所带来的杂散，但是它却增加了杂散的底部噪声。修改频率控制字方法能够从整体上降低4 dB的杂散，但是它却将分散的杂散集中到某个频率上，致使这个频率上的噪声出现尖峰。这里首先利用修正频率控制字的方法让杂散从整体上降低约4 dB，然后用相位抖动技术改善相位舍位引起的杂散，最后还针对相位抖动技术带来的底部噪声的问题，使用延迟叠加技术将D／A转换的结果进行延迟叠加，从而改善杂散的底部噪声问题，良好地抑制了边频。最终利用Matlab仿真论证了这种综合方法的有效性，它既改善了由幅度量化引起的杂散，也改善了由相位舍位引起的杂散。

l DDS频率合成器的基本原理
    基本的DDS频率合成器由相位累加器、相位寄存器、正弦查找表、DAC、低通滤波器构成。加法寄存器把来自二进制寄存器的数字信号与累加器的数字相加，然后又用当前的值改变相位寄存器的值，从而使得累加器在每一个参考时钟脉冲输入时周期性溢出。当频率调谐字有新的变化时，二进制寄存器就在下一个参考时钟把新的相位增量提供给加法器。基本结构如图1所示。

    因此可以得到：

   
    当经过SINE查找表之后，它的表达式如式(2)：

    GCD就代表着最大的偏差值。接着可以直接推导出输入与输出的时频域关系，如式(3)：

    式(3)是将输入进行傅里叶变换后得到的理想DDS频率表达式，用f(ω)表示。
    但通常DDS由于ROM的容量有限，因此通常累加器的输出会丢弃低位数据而只利用高位数据来寻址，进而产生了相位舍位误差。其杂散模型为：

的傅里叶变换值。从式(4)结果可以看到加入了相位舍位以后杂散出现在ω=kω1±nωc±ω0上。

2 改进结构
    改进的方法首先是在累加器中增加一个触发器，这样做的好处是能够使得Fr经累加器后的叠加值一直保持为奇数。从杂散模型可以分析出只要(Fr，2j-k)互质，就可以减小整个频谱离散抖动的分布。经过验证表明，它的总体SNR减小了，可是这些减小的值会增加到一个频率上。于是增加了一个DAC的延时模块，以便平滑边频，这样就可以把原来增加到某个频率上的杂散减小，并能够帮助滤波器平滑波形。综合以上两种方法以后，实验表明整体由于幅度量化所产生的杂散现象就有了可观的改善。改进结构如图2所示。

    可以看到改进后，累加器上的触发器在每个时钟到来时，将D触发器的值重新叠加回累加器的最低位上，如果前一个D触发器的值为“0”，那么在这个时候，经过D触发器的取反输出，此时触发器的值就变成“1”了，那么累加器在原来基础上最低位叠加一个“1”，当一个D触发器的值为“1”的时候同理。这样就造成了触发器输出的值在“0”，“1”间跳变，从而使得累加后的具体值变成了2*Fr+1，即ψ(n)=2Fr+1，这样保证了频率调谐叠加后的数字为奇数，于是它与2j-k互质了。这样做的好处就是让(△ψ，2j-k)=1，原来计算所得：

    这样做的缺点是虽然减少了在一定频率上的杂散，但总体的SNR相对于原来有所减小，且将减小的杂散叠加到了某一频率上。
    为了解决这个问题，针对相位舍位的影响，引入了相位抖动技术。因截断而产生的误差序列也是周期性的，故对于一定的输出频率，采样造成信号相位的离散化也具有周期性。因此就需要采用一种抖动技术来打破这种周期性。方法是在每次相位累加器溢出前，将一个随机整数加到相位累加器中，使得累加器的溢出随机地提前，以破坏相位溢出的周期性。
    另外针对幅度量化所产生的杂散，在滤波器前还使用了延迟叠加法，这样做可以抑制主频外的边频。主要是在DAc模块中增加了一个触发器，在每个时钟延保存前一个D／A转换的结果。从以下推导的结果可以看到，这样提高了SNR，那是由于它对于边带杂散的抑制。以下即为两次D／A转换后的正弦值的叠加，其中：

叠加前的信噪比：

此处明显可以看到SNR提高了，其原因就是叠加模块抑制了主频外的边频。

3 实验结果分析
    采用Matlab仿真，设置Fr=150，累加器位数为10，ROM的位数5位，首先在没有采用任何改进方法时候(如图3)，可以看到杂散是离散分布的，分别是出现在ω=kω1±nωc±ω0上的，验证了式(4)的结果。而应用了修正控制字以后，就明显地看到，在(O，fc／2)内，s(n)的频谱由г=2k一1／(2k，Fr)根离散谱线组成，其中幅度不为O的谱线最多只有(2Λ+1)根。Λ=2j-k-1／(2j-k，Fr)，k为累加器的位数。所以当采用了控制Fr以后，可以看到杂散分布减少。如图4所示。

    然后，加入相位抖动技术，从仿真结果可以看到，它很好地削减了这个离散频谱处的噪声峰值，如图5所示，但是它加重了杂散的底噪声。加入延迟叠加模块后边频被很好地抑制，如图6所示。尤其是当频率在(0．7～1)*π(rad／sample)后的底噪声明显减小。但由于加人了时钟延迟的模块，使得整体的转换时间延迟半个fclk。

4 结 语
    本文首先论述了直接式数字频率合成器的基本原理及其杂散产生原理，接着针对杂散问题结合了多种方法，在累加器后加入一个由同一时钟控制的触发器，由于触发器的值在“O”，“1”规律跳变，这样就使原来累加器的值由2Fr变成2Fr+1，从而保证了它与2j-k的互质，减小了在ω=kω1±nωc±ω0频率上的杂散，使得整个系统杂散减小了4 dB，但是它将分散的噪声叠加到了一个频率上。另外经过相位抖动以后，很好地抑制了由于相位舍位所引起的杂散，但是也增加了底部的噪声。所以，在此基础上还将DAC中增加了延时叠加模块，通过理论推导得知它改善了信噪比抑制了边带杂散，并在一定程度上抑制了由相位抖动所带来的底部噪声。最后经过Matlab仿真，验证了以上结论。但由于出现了半个时钟周期的延迟，并增加了触发器和寄存器的数目，所以使得输出信号的转化速率变慢，进而影响跳频速度，并增加了一定的功耗。这些是下一步工作需要改进的。