LPI雷达多波形设计分析与实现

1 引言
    随着雷达电子对抗技术的发展，雷达生存能力面临巨大挑战，低截获概率(Low Probability ofIntercept，简称LPI)雷达技术随之发展。为了实现LPI雷达在保证作用距离下降低峰值功率，采用大时宽、带宽积信号。因此，选择大时宽、带宽信号是LPI雷达的研究重点。常规的脉压信号即线性调频(LFM)信号的参数相对固定，容易被识别，而相位编码信号采用在子码内调频，对实现硬件的要求较高。为此，提出了采用非线性调频(Non-linear Frequency modulation，简称NLFM)和多种调制波交替工作方式，从而降低了截获的可能性，提高了雷达的生存能力。此外，还提出了一种可行的基于DDS技术解决非线性调频信号的方案。

2 基本原理
2．1 tan调制信号
    以tan调制信号(图1)为例，说明一般NLFM信号的筛选过程。由于tan函数在接近π／2时信号上升较快，为了降低非线性信号的多普勒频移敏感度，定义调频函数为：

   
    选择在线性度较好的(一π／4，π/4)区间内作调频。为了处理简便，设中频f0=0，则信号的复数形式为：

   
式中：τ为时宽，τ=0～20μs；B为带宽，B=5 MHz，采样频率fs=2B。

    对匹配滤波器采用hamming窗进行时域加权。图2给出tan调制信号在0．001B．0．0lB多普勒频移下的脉压结果。

    由图1可见，tan调制采用线性度较好的区间，脉压结果与线性调频非常接近，这样可大大降低多普勒敏感度。虽然，在非常大的频移下，略微增大tan调制主瓣的宽度，但因tan调制有较高的主旁瓣比，极易于处理。让该信号分时结合多脉冲，多波形的雷达信号，这样有助于提高雷达的反截获和防干扰能力，其性能仿真基本满足雷达日常工作的需求。
2．2 DDS原理
    直接数字频率合成器(Direct Digital Synthesizer，简称DDS)是一种从相位概念出发直接合成所需波形的频率合成技术。它由相位累加器、加法器、波形存储ROM、D／A转换器和低通滤波器(LPF)构成。图3给出DDS的原理框图。

    图中：K为频率控制字；P为相位控制字；fc为参考时钟频率；N为相位累加器的字长：D为ROM数据位及D／A转换器的字长。相位累加器在fc的控制下以步长K作累加，输出的N位二进制码在相位控制字P、波形控制字W相加后作为波形ROM的地址，对波形ROM寻址，波形ROM输出D位的幅度码S(n)经D／A转换器变成阶梯波S(t)，再经低通滤波器滤波即可得到合成的信号波形。该合成信号波形取决于波形ROM中存储的幅值码，因此采用DDS能够产生任意波形。

3 硬件设计
    该系统硬件设计正是基于DDS原理设计的，其主控制器采用ADI公司的高性能DSP处理器AD-SP-BF531。该器件具有以下特点：较高的工作速度，可提高波形转换速度，缩短转换时间；最高时钟频率为400 MHz；采用双处理单元结构，32位定点处理器；内部集成84 K字节SRAM存储器；具有PPI／GPIO、UART并行接口和SPI接口。该器件的工作原理是：接收计算机发送的雷达信号参数，经计算处理后产生DDS的控制参数和时序参数。控制参数CSR，CFR，CTWO，LSR，RDW等通过DSP的SPI接口发送至DDS；时序控制参数(脉冲重复周期和脉冲宽度)通过DSP的并行总线发送至系统分时序控制器EP2C20型FPGA。FPGA产生DDS的UPDATE信号和线性调频方向控制信号PSI和PS2。DDS的参考时钟设置为单端输入(20 MHz)，其内部通过FRl寄存器倍频至400 MHz，作为DDS的系统时钟。DDS的AVDD引脚接1．8 V模拟电压，DVDD引脚接1．8 V数字电压，DVDD—I／O引脚接3．3 V数字电压，其参考时钟置为单端输入，一端接20 MHz时钟，另一端接地。图4给出该系统硬件设计结构框图。

    由于DDS是波形产生器的核心，其工作模式灵活，控制方式复杂，在权衡波形产生器的要求后，选用ADI公司的高性能AD9958型DDS，其特性：最高工作时钟频率为500 MHz；双通道DDS；内置10位、速率高达500MS／s的D／A转换器；当输出频率为40 MHz时，相位噪声小于142 dB@l kHz；32位可编程频率寄存器；14位相位偏移分辨率；10位输出幅值控制分辨率；SPI控制接口。AD9958采用先进的DDS技术，结合高速、高性能D／A转换器可构成数字编程的高频合成器，产生200MHz频率的模拟输出正弦波。频率调制和控制字可通过串行控制端口加载到AD9958。图5给出DDS的连接电路图。

4 软件设计
    实现非线性调频信号的方法有阶梯形逼近和线性逼近两种。在同样的采样周期下，若用曲线的多项式展开拟合理论分析，则线性逼近的误差为二次项以上的成分，而阶梯形逼近的误差为一次项以上的成分。因此，线性逼近的误差要比阶梯形逼近少得多。这里采用线性逼近的方法。
4．1 阶梯形逼近
    利用AD9958的基本频率控制字控制寄存器CTW。及15个通道控制字寄存器CTW1～CTW15，最多可存储16个频率控制字。该频率控制字(FTW)与实际DDS输出频率(fo)之间的关系为：

   
    该DDS将一个非线性调频信号进行最大16的分段拟合处理，在每段内作单频率波(single—tone)，并根据需要通过SPI接口传递各寄存器的配置。具体设置可参考AD9958数据手册中的调制模式(modulation mode)。
4．2 线性逼近法
    线性逼近法同样是将脉冲宽度分段，在每段内作线性调频。利用段与段的不同线性调频斜率，实现非线性拟合。
    该方法实现流程：AD9958复位初始化；DSP通过SPI接口配置DDS寄存器；采用Matlab产生满足变化的f(t)特性；将脉宽T分成N段，每段时间为tcw，T=tcwxN，并在每时间段内线性调频步进时间deltat，其步进量为deltafn。图6给出FPGA时序控制图。其中，数据更新用于DSP中断响应；设置新的步进量；IO_UPDATA用于更新寄存器。

    每时间段的线性调频用profile2~profile3引脚控制。其中profile2控制通道1，profile3控制通道2。AD9958线性调频的操作方法：在线性扫频模式下，频率累加器可使输出频率编程从低频转换为高频，或者从高频转换为低频。低频存储在profile0；高频存储在profilel。频率累加器的内部组合逻辑要求FTWO的值必须总小于FTWl的值。PSO引脚控制扫频方向。当PSO引脚由低跳变至高时，频率由低频扫频至高频；或当PSO由高跳变至低时，频率从高频扫频至低频，频率累加器需要共4个控制字，即上升扫频步进控制字(RDFTW)、上升扫频驻留时间控制字(RSRR)、下降扫频步进控制字(FDFTW)和下降扫频驻留时间控制字(FSRR)。其中，RDFTW表示当频率从低频扫频至高频时，频率每上升一步，频率累加器需要增加的频率数，即上升步进；RSRR表示当频率从低频扫频至高频时，频率累加器频率增加的速度，即累加器增加一个步进需要多长时间。RSRR说明了在两个步进间，频率累加器需要累计的SYNC_CLK周期数。在线性扫频模式下，组合逻辑可确保器件输出频率不超过FTW1，即使下一个RDFTW的增加会使频率超过FTWl。一旦频率达到FTW1，只要PSO引脚为高电平，频率输出始终为FTWl。同样，内部逻辑可确保下降扫频时频率不低于FTWO，即使下一个FDFTW的增加使频率超过FTWO。如果在扫频期间PSO引脚状态改变，则DDS器件将按照新的步进频率控制字和扫频速度字来执行新的扫频方向。图7给出其控制流程图。

5 结语
    提出基于AD9958实现非线性调制(NLFM)信号的方法。经与其他信号比较，该信号能够在线性度好的区间内取得较好的脉压性能。采用该NLFM信号的发生器具有硬件资源少，控制电路简单，不受速度限制等特点。基于LPI的雷达改造技术已广泛用于586雷达，并取得很好的实效。