将高性能RF信号链集成至更小空间

空间！有待探索的最后一片疆域,将高性能RF信号链集成至更小空间的解决方案是行业需求也是未来趋势。

日趋小巧紧凑的设备

在实验室里有一台Rohde & Schwarz FSIQ频谱分析仪，它的一侧贴着一个标签：“两人抬”。 如果我们让时间快进十年，可能只需要一只手就能拎起一台先进的频谱分析仪。 这虽然有点夸张，但保守地说，肯定不需要“两人抬”。整个行业似乎都在重复这一幕，设备变得越来越小、越来越紧密，或者保持尺寸不变的同时增加更多功能。这增大了设备设计的难度。 更严峻的问题是，冷却风扇却在设备中用得越来越少，这就带来了降低设备功耗和自热的压力。如图1所示，包括现代通信设备在内的设备越来越小巧紧凑。

图1 小巧紧凑的设备

考虑无线收发器的设计方法时，必须尽早决定是否以分立方式构建电路。要实现蓝牙、Zigbee或GPS等常用无线电标准，采用分立方案意义不大。 同样的道理，高度集成的芯片组除了它的本来的应用外，几乎没有其他用处。一般从空间角度考虑，高度集成的芯片组较佳，但往往灵活性不足，而且性能低于采用分立器件实现的电路。这自然引出下面的问题：是否有一个两全其美的解决方案？也就是说，它既有一定的集成度，可以节省空间，同时能为设计人员提供适当的灵活性。

必须考虑RF信号链中典型器件的相对尺寸。现代有源器件，例如IQ调制器、IQ解调器和混频器等，通常采用MLF封装，典型尺寸为16mm2~36mm2。VCO和SAW滤波器相对较大。100mm2的VCO并不罕见，SAW滤波器的表面面积常常达到35mm2。

LO合成技术的演变

基于PLL的频率合成器有两个主要器件：锁相环(PLL)和压控振荡器(VCO)。由于分立VCO的尺寸相对较大，因此IC设计界非常希望将VCO集成到PLL中。

虽然将VCO集成到IC芯片并不是特别困难，但要集成高质量VCO并非易事。 所谓高质量，是指信号的相位噪声或频谱纯度。较低的VCO相位噪声可以改善接收机灵敏度以及发射和接收信号的误差矢量幅度。

图2所示比较多款集成到IC中的VCO相位噪声性能。1MHz偏移时-135dBc/Hz的相位噪声可以与分立VCO的性能相媲美。

图2 多款集成到IC中的VCO相位噪声性能

ADF4350和ADF4351，这些是集成VCO的PLL系列器件。 除了相位噪声非常低以外，这些器件中的VCO库具有完整的倍频程范围。将宽VCO频率范围与一组分频器结合，便可获得137.5 MHz~4.4 GHz的连续工作范围。 对于ADF4351，器件中还有额外的分频器，因此其最低工作频率为35 MHz。

ADF4351 PLL的闭环相位噪声性能如图3所示，VCO工作频率为4.4GHz。 闭环相位噪声由上方的深蓝色曲线表示。随着分频器相继开启，输出频率不断降低；频率每降低一半，相位噪声性能提高6 dB。

图3 ADF4351 PLL的闭环相位噪声性能

VCO库提供一个倍频程的调谐范围，利用分频器阵列实现4.4GHz~35MHz的工作范围。器件尺寸5mm×5mm，主要外部元件包括电源去耦电容和环路滤波器。

VCO和分频器库均集成于片上，剩余的外部器件只有电源去耦电容和外部环路滤波器。因此，集成VCO将能节省相当大的空间。

接收信号链的演变

接收机架构如何演变，以及对这些电路的尺寸有何影响呢？回顾几年前，我们发现，那时的典型分集接收机已经具有一定的集成度。但在混频器的RF侧，LNA和可变衰减器全部是分立器件。混频器的LO则利用外部VCO实现。

现在我们展望几年后的情况，对于大多数应用，带分立VCO的PLL可以由单个集成器件所取代。此外，混频器RF侧的集成度更高。后置LNA放大器与可变衰减器集成在一起。 这可以称作水平集成，即信号链中的相邻器件合并到一个封装中。但是，可以注意到，前端LNA仍是一个独立器件。这是因为，设计LNA的PHEMPT工艺并不是特别有利于与数字步进衰减器集成。

当我们集成分集接收机中的器件时，还有一个选项可以考虑，即所谓“垂直集成”。 如图4所示，我们选择了双通道ADC和双通道ADC驱动器，但使用两个独立的混频器。

图4 中频采样信号链的演变

垂直集成时必须考虑的一个重要因素是器件之间的寄生耦合或泄漏。比如，一个双通道混频器的输入至输入泄漏，值得注意的是泄漏水平随输入频率提高而提高。这是非常典型的现象，因为寄生耦合路径的阻抗随频率提高而降低。所以，混频器的RF侧通常不采用垂直集成方式。就混频器而言，一般都会提供单通道和双通道版本，设计人员可以决定所需的集成度。

近年来，业界热衷于用直接变频或零中频接收机来取代常用的中频采样架构，如图5所示。 零中频接收机利用IQ解调器，将RF信号一步下变频至基带。这种架构最吸引人之处在于，它无需前端镜像滤波器以及尺寸相对较大、损耗较高的IF SAW滤波器。这种方法具有空间优势，但对频率非常敏感。由于无需担心IF和频率规划，因此接收机的频率范围仅受PLL、IQ解调器和前端LNA的工作范围的限制。宽带IQ解调器和PLL的选择范围广，所以这种方法非常适合可再配置的无线电应用。

图5 直接变频接收架构

采用直接变频具有潜在的空间优势。在分集中频采样接收机和分集零中频接收机的布局中值得注意的是，空间使用率与外部无源组件密切相关，与其他方面的关系则不大。中频采样接收机具有一个长而窄的结构，这是因为它需要两个滤波器级，一个是SAW滤波器，另一个是ADC之前的抗混叠滤波器。因此，零中频接收机只需一个滤波器，而中频采样接收机则需要两个滤波器。

从性能和功耗两方面比较这两种架构，在ADIsimRF中，对一个典型中频采样接收机所做的信号链分析，在此增益设置下，输入IP3和噪声系数分别为27.8 dBm和4.7 dB，功耗为2.2 W。

如果在ADIsimRF中仿真一个等效的零中频接收机，输入IP3大致相同，但噪声系数为2.1 dB，相对较低。这主要是因为零中频架构中不存在高损耗SAW滤波器。功耗为3.17 W，相对较高。可以把这归因于需要两个ADC和两个基带放大器来驱动它，相比之下，中频采样接收机中只需要一个。虽然中频采样ADC的功耗通常高于基带采样ADC，但由于需要两个基带ADC和两个ADC驱动器，因此功耗优势不复存在。

然而，这里有一个因素未被考虑，那就是中频采样接收机所需的数字下变频电路的功耗。这一因素可能会使两种方法的功耗大致相当。

若试图去除中频采样接收机中的某些可集成器件。这里，有源混频器集成了小数N分频PLL和窄带VCO。除了驱动混频器以外，LO还能供外部使用。也可以由外部LO源驱动。

零中频接收机无需IF SAW滤波器来抑制不良的带内和带外信号。在零中频接收机中，消除所有不良信号的任务落在ADC之前的抗混叠滤波器肩上。ADRF6561这款器件提供50dB的可变增益，以及以1dB步进变化的1MHz~30MHz可编程滤波器带宽，所有这些特性都在一个5mm×5mm LFCSP封装内实现。

发射信号链的演变

零中频发射机的功能框图如图6所示。对于500MHz~6GHz范围的无线电频率，使用IQ调制器直接跳变到RF已非常流行。发射端采用零中频比接收端更普遍，接收端仍以使用IQ解调器的中频采样或中频到基带转换为主。

图6 零中频发射机的功能框图

本例中，发射机还包括一个回送电路，它监控功率放大器的失真，并向基带中运行的数字预失真算法提供反馈。这种配置不是真正的零中频，而是所谓的复中频，DAC输出为112 MHz。因此，可以使用单个LO来驱动IQ调制器和回送混频器。 如果使用集成PLL和VCO的IQ调制器，可以再进一步，除了用于IQ调制器以外，还可以从芯片中引出LO信号以驱动DPD混频器。

总结

首先，针对存在专用芯片组的常用无线标准，设计分立电路毫无疑问是不可取的。采用分立器件进行设计时，我们拥有相当大的灵活性，但要付出功耗更高的代价。使用直接变频发射机和接收机可以节省空间，但与传统收发器相比，功耗节省可能不大。

双通道器件确实可以节省空间，但须确保通道间泄漏在合理范围内。如果一个集成VCO的PLL可提供合理水平的相位噪声，那么这将是分立RF电路设计中最能节省空间的地方之一。

问答选编

问：ADI公司的RF信号链解决方案具体包括哪些内容？

答：包括框架构建、各组件选型、链路参数设计等。

问： RF信号链与以往的产品差别是什么呢？

答：考虑无线收发器的设计方法时，我们必须尽早决定是否以分立方式构建电路。 要实现蓝牙、Zigbee或GPS等常用无线电标准，采用分立方案意义不大。 同样的道理，高度集成的芯片组除了它的本来的应用外，几乎没有其他用处。一般从空间角度考虑，高度集成的芯片组较佳，但往往灵活性不足，而且性能低于采用分立器件实现的电路。这自然引出下面的问题：是否有一个两全其美的解决方案？也就是说，它既有一定的集成度，可以节省空间，同时能为设计人员提供适当的灵活性。

问：抗干扰问题怎么解决？在集成度较高的方案中，集成VCO的好处是什么？

答：对于集成度较高的方案而言，很多接口都是内部实现的。可以省去了外部接口电路，自然外围电路就少了很多，集成VCO，可以让客户的设计省去了外围的的VCO电路等。

问：在小芯片上实现高集成是否会导致各单元电路间的相互干扰？

答：电路干扰是肯定存在的，但是ADI的完整的芯片集成设计技术可以更好的降低干扰，使集成IC的性能可以满足系统性能的指标要求。

问：为了节约成本和降低体积，兼容各项3G标准，有一种新的可调谐技术，ADI公司在现有的产品是否有这方面的产品？

答：ADI宽带的PLL产品ADF4350可以支持软件调整频率，ADI的宽带调制器ADL5375和DVGA ADL5240/3可以支持宽带工作，ADI的宽带调谐混频器ADL5811/2 可以支持软件调整频率和端口匹配。

问：请问高性能RF信号链的主要特性有哪些？

答：主要特性为更好的动态范围，噪声性能和谐波及杂散的抑制特性，以及灵活的接口和应用性。目前，ADI新的产品基本采用差分信号，这样很好的满足了这些需求。

问：巴伦接口是指什么？

答：巴伦是BALUN的音译，其含义是指平衡——不平衡变换器。巴伦实现的接口间转换，及单端信号转换为差分信号，或将差分信号转换为单端信号。

问：本振的性能怎样？能否满足RF信号链要求？

答：是可以满足RF信号链的需求的。ADF4360是集成VCO的整数N分频锁相环产品，ADF4350是集成VCO的宽带小数N分频锁相环产品，其频率范围从137MHz~4.4GHz。即将推出的还有ADF4351，将拥有更好的相噪性能和更宽的频率输出范围。

问：RF解决方案在PCB设计时需要注意什么？

答：主要注意传输线特征阻抗的匹配，接地，电源去耦等因素。

问：在RF设计中，EMI方面主要考虑的是什么？

答： EMI设计是复杂系统问题，主要是良好接地和屏蔽，在本内传输信号尽量功率小，例如我们现在的调制器和混频器的本振需求功率很小，就可以使得本振传输功率变小，EMI风险就会降低等。

问：集成的RF IC运用于无线基站设备产品的距离受哪些因素影响？

答：对于无线信号传输距离，主要受到发射机发射功率、接收机接收灵敏度、射频工作频段、调制方式、编解码方式等因素影响。

问：ADI高性能RF信号链对电源有特殊要求吗？

答：射频器件大都属于敏感器件，因此为了拥有更好的性能，建议使用电源纹波小的电源，并注意电源去耦。在大功率器件使用中，要注意电源的驱动能力。

问：RF系统设计中如何综合考虑ADC动态范围、噪声等因素？

答： ADI的网站上提供了一些列ADC设计指导的文档，可计算出ADC等效的噪声系数和IIP3特性，从而可以结合信号链一起进行计算。ADC的动态一般我们器件手册上都会有标注，系统的动态一般等于ADC的动态加上前面AGC的动态，这是系统选择AGC和ADC的一个依据。

问：ADI的RF方案在节能方面有什么优势？

答：ADI产品在保证性能的前提下，保证了较低的功耗，且器件大都具有Power-Down功能，以保证更低的功耗。

问：请问注入锁定是什么？

答：注入锁定是一种加快锁定的方式，就是在PLL负反馈稳定前，采用人为加一个电压使得VCO的频率预先到一个频率，这样就使得锁定时间更短。