一种低噪声快速转换频率合成器的设计与实现

摘要 介绍了一种低相位噪声、快速转换频率合成器的设计与实现，采用DDS、变带宽、频率预置等多种措施，频率转换时间<80μs，并对实验结果进行了分析讨论。实验结果表明，该合成器相位噪声具有良好、锁定时间短，适合在超短波电台中应用。
关键词 频率合成器；相位噪声；转换时间；DDS

    近年来，随着超短波通信电台向宽频段、高跳速、多业务、多功能的方向发展，作为电台重要组成部分的频率合成器，承担着为电台提供所需本振信号和各种时钟的关键作用，其带宽、相位噪声、转换时间等指标直接影响电台的通信性能。
    超短波电台跳速的提高，要求频率合成器转换时间缩短，以减小信道转换过程的开销，有利于提高数传速率。而目前超短波电台应用趋势是：多部超短波电台和短波电台装于同一辆车中。为减小电台之间的相互干扰，频率合成器的相位噪声指标要求也越来越高，因为通过降低合成器相位噪声，比使用大功率共址滤波器成本低得多。因此，超短波电台频率合成器的发展趋势是提高相位噪声和锁定时间指标。

1 总体设计方案
    在传统的单一锁相频率合成器中，由于锁相倍频在鉴相频率放大的同时，也将噪声同样放大，其相噪恶化程度为20logN，其中N为分频比。因此其频率分辨率越高，则参考频率越低，环路进入锁定的暂态时间就越长，相位噪声也就越大。所以，传统的单环PLL频率合成器无法实现较高的频率分辨率。而DDS具有相位噪声低、频率分辨率高、频率转换时间快等优点，将DDS与PLL结合是实现高换频速度、低相位噪声特性的高分辨率频率合成器的有效途径。
    频率合成器的输出频率为
   
    式中，N为DDS总的频率字长；K为所选的频率字；fr为参考频率。
    这种方案的频率分辨率为
   
    由此可见，DDS与PLL结合的设计方案频率分辨率远优于PLL，而输出频率较DDS则增加了M倍。较之单一的PLL或DDS有较好的性能。因此目前超短波频率合成器多采用DDS与PLL结合的设计方案，虽然目前开发出很多带小数分频的锁相环电路，但在方案设计上没有DDS方便。
    尽管采用DDS后可以大幅提高鉴相频率，缩短锁定时间，但对于几十μs的指标要求，还必须采用其他的辅助加速锁定措施，常用的有频率预置法和变环路带宽法。
    频率合成器的频率转换过程，分为频率捕获和相位跟踪两个阶段。频率捕获时间和初始频差有关，相位跟踪时间则由环路参数决定。一般情况下，频率捕获时间远大于相位跟踪时间。预置方法就是采用外部指令信号控制产生一个粗调电压，使VCO粗调到所需频率附近，从而缩短频率锁定时间。粗调电压的数据越精确，在跳频模式时就可以保证环路电压越稳定，有利于缩短环路的锁定时间。
    环路带宽越宽，则跳频速率越快，但因此会带来参考杂散和相位噪声变差等问题。所以一般情况下，不采取单独增加环路带宽的方法来缩短锁定时间，而通过动态地改变决定环路带宽的相关参数来达到降低跳频时间的目的，即变环路带宽法。
    介绍一种低噪声快速转换频率合成器的设计原理和试验结果，采用DDS与PLL结合的设计方案，同时采用频率预置和变环路带宽等多种辅助措施，使频率合成器的转换时间达到80μs，同时保证了良好的相位噪声指标，适合超短波电台应用。图1为频率合成器原理框图，采用DDS+PLL组合的方法来实现频率合成。

    高稳定度温补振荡器输入到DDS产生一个高稳定的频率fDDS经锁相环电路R次分频后得到锁相环路的参考鉴相频率fd。压控振荡器的输出经N次分频后得到的fN，与fd在鉴相器中进行相位比较后产生一个直流控制电压，送入环路滤波器，得到VCO控制电压。环路锁定时，压控振荡器输出频率fo=Nfd=NfDDS／R。改变DDS输出频率fd，就可以改变输出频率。
    采用AD公司的低功耗芯片AD9951。AD9951最高工作时钟为400 MHz，采用了先进的CMOS技术。它结合一个片内高速、高性能DAC和比较器构成一个完全数字控制可编程频率合成器，并具有时钟产生功能。系统内部采用32 bit相位累加器，在数据进入正弦查找表之间被截短成19 bit，最后由内部集成的14 bitDAC产生模拟信号输出。采用5 bit字去控制相位，允许输出相位以180°、90°、45°、22．5°、11．25°及其任意组合的增量改变。内部高速比较器能接受DAC输出，以产生一个低抖动的方波，这样使AD9951用作时钟发生器时变得非常方便。通过外部的一个可调电阻，输出电流的幅度可调节成10～20 mA，输出电压可达+1 V。同时，AD9951采用48脚表面封装形式封装，支持SPI兼容串口的操作，所有寄存器可以通过并行I／O口写入，也可以通过串口写入，如定频、捷变跳频等，满足了不同设计的要求。频率调谐、相位调节字可以以串行方式送入芯片内部。采用串行输入方式时只需4根控制接口线，即复位线、频率更新线、时钟线和数据线。
    PLL芯片采用具有快速锁定和小数-N分频功能的ADF4193。ADF4193的输出相位具有数字可编程功能，在工作频率为2 GHz时，输出信号相位误差为0．5°rms，相位噪声系数基底为-216 dBc／Hz，具有3线串行接口，同时片内具有低噪声差动放大器。内部包括一个低噪声的数字鉴频鉴相器PFD和一个精确的差动充电泵。差动放大器将差动充电泵输出转换成一个单端电压输出，提供给外部的压控振荡器VCO。基于∑-△的小数分频器允许可编程的小数-N分频和4位参考计数器R。ADF4193小数-N锁相环与外部的环路滤波器和压控振荡器可以实现一个完整的锁相环路。

    利用ADIsimPLL软件对方案进行了仿真验证，图2为不加预置措施时从最低端跳到最高端的转换图，图3为未加变带宽措施时窄带频率转换图。图4为加变带宽措施时窄带频率转换图。可以看出不加预置措施时窄带转换很快，但宽带转换较慢，变带宽明显加速锁定。

2 试验结果
    主要技术指标：频率范围190～248 MHz；频率间隔25 kHz；输出幅度≥5 dBm(50 Ω负载)；相位噪声-100 dBc／Hz@1kHz；-165 dBc／  Hz@3MHz；  频率切换时间≤80μs。

    图5为使用信号源测试仪5052B测量的频率转换测试图，可以看出转换时间达到了80μs的技术要求，图6为相位噪声测试图，测试为200 MHz的频谱，可以看出，杂散点较少，杂散电平很低。相位噪声很低，达到了设计要求。

3 结束语
    采用DDS和PLL组合方案，用频率预置和变环路带宽等加速措施，通过仿真优化线路参数，兼顾了锁定时间和相位噪声指标，试验结果表明，该合成器具有良好的相位噪声和很短的锁定时间，适合在超短波电台中应用。