多通道实时阵列信号处理系统的设计

摘要：以全数字化信号产生和数字波束形成处理为基础的数字化阵列雷达已成为当代相控阵雷达技术发展的一个重要趋势，本文针对现代数字化阵列雷达对多通道数据采集和实时处理的需求，设计了一种基于FPGA的多通道实时阵列信号处理系统。可完成对20通道的中频数据采集，实时波束合成和数据传输功能，实验结果表明系统工作稳定、性能良好，具有良好的信噪比和通道一致性。

随着数字信号处理技术的不断进步和相应处理能力的不断提高，数字化阵列雷达以其动态范围大、扫描波束多、设计灵活性高的特点，已经逐步取代传统模拟阵列雷达成为高性能阵列雷达的主要研究方向。数字化阵列雷达需要将各个阵列天线接收的信号经过模拟下变频后经过AD采样并在数字域内进行信号处理，其典型的信号处理的方法包括数字波束形成(DBF)技术和波达方向估计(DOA)技术等。对于数字阵列雷达而言，对模拟下变频后的信号完成多通道数据采集、数据处理和传输是系统的关键部分，对处理系统的同步性能、通道间幅相一致性均提出了很高要求，如进行DBF处理中通道间的不一致性将会影响波束合成后天线的方向图的特性，使增益下降、旁瓣电平升高。同时数字阵列雷达需要对各个通道采集下的数据实时地完成信号处理和数据传输功能，对处理系统的实时处理能力和信号吞吐能力提出了一定挑战。

本文介绍了一种针对DBF处理的多通道阵列信号处理系统的设计方案，以Xilinx的XC7K325T FPGA为核心，完成了20通道的中频数据采集，并在FPGA内完成数字波束合成功能，可以同时完成8个波束指向的合成，并且将合成后的数据通过 RapidIO结果传输至实时处理机进行进一步的处理。

1 系统设计原理和组成

本系统由数据采集模块和波束合成与传输模块两部分组成，系统框图如图1所示。

20路模拟中频输入通过SSMC连接器输入，由5片四通道A/D芯片AD9653采样后，通过LVDS接口串行输出到到FPGA的ISERDES输入模块中完成串并转换，并在FPGA内完成数字下变频、I/Q变换、低通滤波以及数字波束合成功能。波束合成后的数据在FPGA中封装成RapidI/O协议的数据帧，通过QSFP接口传输至相应的信号处理系统或存储记录系统中。数字波束合成及数字切副瓣处理中需要的权值由上位机通过RS-422接口输入到 FPGA。同时软件部分还可提供幅度和相位补偿参数接口。FPGA外接1个256MBx16bit的DDR3 SDRAM，以缓存一定量的原始数据和波束合成处理后的数据。

1.1 数据采集模块设计

数据采集模块是系统设计的关键部分和主要困难所在，该模块需要完成20通道的数据采集，并在保证信噪比的同时使AD各通道间串扰和通道间的不一致性尽可能低。这需要在AD的选型、AD前端耦合电路设计，AD电源的去耦和滤波，PCB布局布线等方面做精心的设计。考虑到本模块中数据采集部分中通道数量多，与使用许多个单通道ADC相比，使用单片内多通道ADC具有提高系统集成度、降低系统实施难度、减少系统功耗等诸多优势，在经过初期调研和选型后，决定采用 ADI公司的4通道、16bit、高速ADC—AD9653。

AD9653主要性能指标如下：

采样通道数：4

最大采样率：125 Msps

模拟带宽：650 MHz

位数：16 bit

信噪比：76.5 dBFS

无杂散动态范围：90 dbc

针对本模块中要求的20路中频数据采集，使用5片AD9653即可满足需求，极大地简化了系统设计。其优越的信噪比和动态范围可满足绝大部分中频接收机对采样精度的要求。

在选定AD芯片的同时，需要根据AD所要求达到的信噪比选定相应的时钟分发芯片，这是由于AD的信噪比不只由AD本身及其外围电路决定，也和AD输入时钟的抖动有关。图2显示了理想ADC输入时钟抖动与信噪比的关系，通过ADC位数和输入时钟抖动两条线的交点处确定给定模拟输入信号频率时ADC最多可容忍的总时钟抖动量，即考虑抖动因素的具有无限的分辨率的理想ADC的信噪比，SNRided 应大于等于指定位数的理想ADC的量化噪声SNRbit=6.02N+1.76，对于16位ADC，其量化噪声为98dBFS，可以得到在输入时钟抖动小于50fs的情况下，ADC的信噪比不会发生恶化。但目前受时钟分发芯片性能的限制，目前时钟扇出超过5路的时钟分发芯片可达到的最小抖动都超过 50fs，故本设计中采用用于要求低抖动的高速应用的时钟分发芯片ADCLK948，时钟抖动为75fs，最大输出频率4.8 GHz，以最大程度的保证ADC的有效位数尽可能少的收到时钟抖动的影响。

由于AD9653采用差分输入，而中频接收机输出为单端信号，故采用高频变压器耦合方式完成单端信号到差分信号的转换，变压器耦合前端能够驱动较高频率而无明显的插入损耗，多匝比率变压器还能提供无噪声增益，相对于使用运放进行耦合有明显的优势。为保证模拟输入信号的信号完整性，需要在变压器的副边进行端接，对于匝数比为1：1的变压器而言，为了获得在原边侧50 Ω的阻抗，需考虑变压器的插入损耗和回波损耗，根据回波损耗计算出副边所需要的匹配的阻抗大小。在进行PCB布线时需保证单端模拟信号到高频变压器的走线尽可能短，使其尽快转换为差分信号，提高信号的抗干扰性能。

AD芯片的电源部分是系统噪声基底的重要影响因素，为了减小从电源部分引入的噪声每个电源管脚和地之间均加入多个不同容值退耦电容提高电源抑制比，在 PCB中尽量靠近供电管脚放置。为了减小不同容值的电容并联后产生的反谐振影响电容的去耦性能，在不同容值的电容间串联铁氧体磁珠，构成pi型滤波电路。为了尽可能旁路高频噪声，在靠近模拟电源管脚处放置使用了在高频段有很高插入损耗的三端子穿心电容。在PCB叠层设计时让电源平面层和地平面层尽量靠近，通过平面层之间的层间耦合电容使得PCB本身具备高频去耦能力，进一步提高电源部分的抗干扰能力。

同时AD芯片的数字电源和模拟电源分开供电，各片ADC芯片的模拟电源也采用单独供电，从而减小数字端对模拟端的干扰和芯片间的串扰，提高通道间的隔离度。

1.2 波束合成与传输模块设计

系统的信号处理、传输流程如图3所示，FPGA中ISerdes模块完成对通过LVDS接口输入的AD采样信号的串并转换，转换得到16 bit位宽的数字信号;DDC模块对每个通道的中频信号进行数字下变频和低通滤波处理得到正交基带信号(I、Q两路);DBF模块对16路信号进行数字波束合成，同时完成8个方向的数字波束合成;Rapid IO模块将8路数字波束合成后的信号通过QSFP接口传输至实时处理机完成信号的进一步处理或存储。

图4为数字下变频模块信号处理框图。主要模块包括：数字本振生成，IQ混频，低通滤波。数字本振由的DDS IP核实现，输出16 bit位宽的正交的单点频信号，20路AD采样后中频输入信号可共用一个数字本振。输入信号与本振产生的两路正交信号经过数字乘法器相乘后即可得到信号的同相支路和正交支路，经过数字滤波器进行低通滤波后即可得到正交解调后基带信号。

由于本系统中由于基带信号带宽为4 MHz，而采样率为40 MHz，若将基带信号全部进行波束合成处理和上传，对FPGA的数据处理能力和数据吞吐量都造成很大压力，根据采样定理，可对过采样信号进行抽取以降低数据量并且不损失信号中的信息。本系统对低通滤波后的数据进行4：1抽取后送入波束合成模块。20路I/Q信号分别与对应方向的复系数相乘累加得到一个方向的数字波束。

由于系统需要同时完成8个波束指向的合成，如果直接计算总共需要在FPGA内使用20*8=160个复乘器，相当于160*4=640个乘法器资源，资源消耗超过XC7K325T中乘法器资源的80%。由于抽取后基带I/Q信号的数据率只有10 MHz，而FPGA系统时钟可远高于此，故可通过对乘法器进行时分复用解决系统乘法器资源消耗过大这个问题。计算一次复数乘法需要两个系统时钟周期，考虑到乘法器的延时，当FPGA系统时钟为160 MHz时，4路基带I/Q信号时分复用一个复乘法器，20路总共需要5个复乘器，合成8路波束信号共需40个复乘器，一个复乘器包含两个乘法器，所以DBF单元最终实现共需乘法器80个，极大地缓解了FPGA内乘法器资源的压力。

本系统需要将8个波束指向的波束合成结果同时进行上传，每一指向数据位宽为16Bit，总数据率达到2.5 Gbps。若使用传统的并行线缆传输，则需要百余根信号线，不利于系统的集成和装配，而使用LVDS接口传输，单路数据率一般不超过1 Gpbs，需要多路传输才可满足要求。故本系统中选择了采用高速串行通信中常用的Rapid IO协议，协议单通道速率理论上最高可达6.25 Gbps。并采用了同时具有4路光纤接口的QSFP模块，4个通道最高速率理论上可达4*6.25 Gb=25 Gb/s，由于Rapid IO协议采用8B/10B编码，并考虑到编码开销以及一些包头开销，4个通道实际传输速率最高可达为20 Gb/s。本系统中使用了两个QSFP接口，可根据实际应用需要向与实时处理机上传数据的同时同其他模块(如高速存储模块)进行数据传输，增强了模块应用的灵活性。

2 系统性能测试

数据采集系统是实时信号处理系统的基础，衡量数据采集系统的指标包括其静态性能和动态性能。对于阵列信号处理而言，由于动态性能主要描述了ADC采样和重现模拟信号的能力，直接影响后续信号处理的精度，故而对动态特性的指标更为重视。多通道数据采集系统除了一般动态性能中关注的有效位数、无杂散动态范围等指标，对各个通道的一致性也需进行测试。

本系统测试中采用FFT法对采集系统的有效位数和幅相一致性进行测试，信号源输出51 MHz，幅度以经过功分器后幅度达到-1 dBFS左右为准，测试信号由安捷伦8648B信号源产生;功分器输出信号通过带通滤波器(通带范围47.5～52.5 MHz)以减少信号源噪声对测试结果的影响。ADC采样的数据在FPGA内完成传兵转换后，可在ChipScope中观察并导出。对导出的数据做FFT，在(0，N/2)区间内寻找功率谱的峰值点，即为信号功率Psignal。由于前端使用了带通滤波器，故在计算有效位数时噪声功率是可认为在滤波器阻带范围内的噪底是ADC及其前端电路产生的噪声，故计算噪声时由一段阻带范围内的噪声得到噪声功率的平均值，将噪声功率的平均值乘以N/2得到噪声功率 Pnoise，并根据

计算出AD的有效位数。

FFT计算时还需注意截断误差的影响，截断会使谱分析精度受到影响。如果时域信号是周期性的，而截断又按整周期取数，信号截断不会产生问题，因为每周期信号都能代表整个周期信号变化情况。这就是所谓的相干采样。采取相干采样的办法，需要正确地选择测试信号频率，使时域样本正好包含整数个周期的信号，可以完全消除频谱泄露的影响。下式是相干采样要满足的条件：

公式中Mc为记录期间正弦周期的整倍数，M为在采样的样本数，M和Mc互为素数。fin为输入正弦测试信号的频率，fs为采样频率。使用相干采样是最理想的处理办法，可以避免频谱泄露。

有效位数测试结果如图5所示。

对ADC的多通道一致性主要关注其幅度一致性和其延迟(相位)一致性，道ADC的幅度一致性是指在相同的正弦波输入下，由于ADC前端电路的差异、不同片 ADC和同片ADC不同通道之间差异造成的ADC采集结果幅值的差异。测试中分别求取信号的功率谱密度，在各自的功率谱中找到最大值点。设从两个通道中得到的最大值点分别为和，则幅度一致性为：△G=20logA2/A1。

而其延迟(相位)一致性是指ADC采集结果相位的差异，影响信号相位的因素有两个，分别是通道延迟和附加相位，设通道延迟为，附加相位为θ。由于对正弦信号而言，无法区分相位变化是哪种因素引入的，在正弦信号作为测试信号时，考虑到不同ADC的工作差异也主要体现在真实采样时刻和采样时钟的延迟差不同，因此利用正弦信号作为测试信号时，忽略附加相位θ，即认为只有通道延迟τ。测试中利用时域延迟和频域相位的对应关系，即：x(t- τ)←→X(j2πf)exp(-2πfτ)从频谱中读取正频谱部分最大值点的相位φ+，则延迟量为：

3 结论

本文介绍的系统具有良好的性能，实现了阵列信号处理算法的实时处理。测试结果表明，采集系统不仅具有高达11.5bit的有效位数，而且还具有低至200p的通道延时差，性能指标完全符合设计要求，为信号的实时处理奠定了基础，已在某雷达接收机当中得到了成功应用。