一种高速EM CCD 图像传感器CCD97时序驱动电路的设计方法

     EMCCD （ E lectr on Mult iply ing Charg e Co upledDevice） 是新一代高质量微光成像器件。与传统CCD（ Charg e Coupled Device） 相比， 它采用了片上电子增益技术， 利用片上增益寄存器使图像信息在电子转移过程中得到放大， 这使得它在很高的读出速率下仍具有相对很低的读出噪声， 能在微光源下高分辨力成像。

　　EMCCD的这些特性使其在航天微光目标探测、微光生命科学成像、军用高性能夜视探测等领域具有极大的应用潜力。EMCCD 驱动电路是EMCCD 应用的核心技术， 其性能直接影响到成像质量。目前常用的时序产生方法有以下几种：

　　（ 1） 直接数字电路驱动法。这种方法原理简单， 容易实现。但是逻辑设计较复杂， 调试非常困难， 而且在实际电路中因使用芯片较多， 为整个系统带来不可靠性。

　　（ 2） MCU 驱动法。该方法是通过编程MCU 的I/ O端口来获得CCD 驱动脉冲信号的。这种方法的灵活性好， 精度也可以很高， 对不同的CCD 器件只需要修改程序即可。由于CCD 的驱动频率为MHz 级， 使得选用MCU 器件的工作频率必须很高（ 提高了硬件成本） , 同时因频繁的中断和任务调度使MCU 效率很低。

　　（ 3） EPROM 驱动法。这种驱动电路一般由晶体震荡器、计数电路和EPROM 存储器构成。这种驱动时序产生方法， 结构简单、明确， 调试容易， 缺点是结构尺寸太大， 对于实现复杂的驱动时序有较大困难。

　　（ 4） 专用IC 驱动方法。这种方法就是利用CCD专用IC 来产生时序， 集成度高， 功能强， 使用方便。对摄像机等视频领域应用的CCD 或三元彩色CCD, 这种驱动方法是首选。一般由相应的CCD 厂家提供。

　　另一种更有效的方法就是使用CPLD, FPGA 等大规模可编程逻辑器件实现。通过对该逻辑器件的编程，能实现任意复杂的时序逻辑， 且调试方便， 只使用一片集成电路以及少数外围器件， 故可靠性高。本文即采用这种方法， 实现了CCD97 所需的12 路驱动时序。

　　1  CCD97 简介

　　CCD97 是E2V 公司的背照式低照度CCD 图像传感器， 有效像素512 × 512, 像素大小16 μm  × 16 μm, 它是帧转移型CCD, 芯片采用反向输出模式抑制暗电流，其灵敏度高， 噪声控制方面精益求精， 由于采用新的输出放大电路， 使它能在11 MHz 的像素读出速率下， 以低于1 电子/ 像素的超低噪声工作， 其量子效率高达92. 5%。它获取图像速度快， 具有正常CCD 和EMCCD双读出模式。在微光成像系统中更具有优越性， 能实现真正意义上的24 h 实时监控。

　　2  驱动电路的设计

　　2. 1 CCD97 驱动电路的要求

　　成像区向存储区的转移波形如图1 所示。

图1  成像区向存储区的转移波形

　　信号电荷在增益寄存器中的转移波形如图2 所示。

　　图2 为信号电荷在增益寄存器中的转移波形， 转移脉冲RΦ2HV 的高电平必须先于RΦ1 和RΦ2 到达， 同时RΦ1 和RΦ2 需要交替变化。

图2 增益寄存器信号电荷转移时序相位关系

　　帧转移时序如下：

　　IΦ 与SΦ 为帧转移脉冲， RΦ1, 2, 3 为行转移脉冲。IΦ 与SΦ 的典型工作频率为1 MHz, R Φ 的工作频率为11 MHz。

　　在I 1, 2 和I 3, 4 反向时序下， 将成像区图像信号逐行转移至存储区。需要转移的行数为512+ 8+ 8= 528。

　　行转移时序图：

　　与帧转移结束， 在转移时序R 1, 2, 3 以及R HV的时序作用下， 存储区的图像以行为单位进行转移， 逐像素通过移位寄存器组， 然后从读出放大器读出（ EMCCD读出模式） , 其操作时序如图3 所示。

图3行转移时序图

　　CCD97 所需的电压和波形如表1所示。

表1  CCD97 时序信号的电压需求

　　由CPLD, FPGA 等可编程器件发生的时序逻辑冒充为TT L 型， 要想它能驱动CCD97 工作， 必须按照表1进行电平转换。

　　2. 2驱动电路的设计：

　　该系统选用的FPGA 芯片为Altera 公司Cyclone系列的FPGAEP1C3T 100, 其有100 个管脚封装， I/ O的电源为3. 3 V , 内核电压为1. 5 V, 有1 个锁相环（ PLL） , 2 个专用全局时钟输入管脚CLK0、CLK1, 5 个双重用途时钟管脚DPCLK。EP1C3T100 是SRAM 型的可编程逻辑器件， 本身并不能固化程序， 因此需要通过一片FLASH 结构的配置芯片来存储逻辑配置信息。

　　从Altera 公司提供的数据手册， 可知Cy clo ne 系列的FPGA 仅支持EPCS1, EPCS4 以及EPCS16。而选用的EP1C3T 100 中， 其原始二进制文件大小为627 376 b, 使用EPCS1（ 1 048 576 b） 的配置芯片。使用EPCS 配置芯片在主动串行模式（ A S） 下（ MSEL[ 0. . 1] 置地） , 即可实现上电后， 将存储器件中的数据传送到EP1C3T100 中。系统通过ARM 加载驱动程序实现对FPGA 的配置， 驱动FPGA 产生CCD 的工作时序。本系统选用Atmel 公司的AT 91RM9200 的处理器。它是基于ARM920T 内核， 主频为180 MHz, 运行性能可达200 MIPS, 拥有独立的16 KB 指令和数据Cache, 并配备有16 KB 的SRAM 以及128 KB的ROM。

　　EP1C3T 100 芯片内含1 个PLL, 外接40 MHz 有源晶振为PLL 提供时钟。时钟模块通过Quartus 的megafunct ions 下的altpll 配置生成。采用非补偿模式， 输入/ 输出时钟比为5 ：1, 输出的2 路时钟c0, c1 均为200 MHz。其中c0 为clk_gen 模块提供基础时钟。

　　同时c1 产生相位需要调整的RΦ2HV, 用以满足CCD97 增益寄存器转移过程中的严格时序要求。

　　在FPGA 时序发生设计中， 依照CCD97 工作的流程， 进行逆序设计。从最高频率的像素移位读出时钟到行转移时钟最后到帧转移这样的流程进行设计。框图如图4 所示。

图4  驱动时序设计框图

　　2. 2. 1   I Φ, S Φ, RΦ 驱动设计：

　　在设计I Φ, SΦ 以及RΦ驱动电路时， 统一采用Elantec 半导体公司的EL7457。它是高速四通道CMOS 驱动器， 能工作在40 MHz, 并提供2 A 的峰值驱动能力， 以及超低的等效阻抗（ 3Ω ） , 它具有3 态输出， 并通过OE 控制， 这对于CCD 的驱动来说， 容易实现灵活的电源管理。为了简化设计， 固定RΦ2HV 的电压幅值为典型值。在组成IΦ和S Φ 的驱动电路时必须考虑CCD97 驱动端的等效电容和电阻， 如表2 所示。

图5  CCD97 驱动电路结构原理框图

表2 CCD97 驱动端等效电容及电阻

　　电路的时间常数：

　　又因为上升时间与时间常数的关系为：

　　为了满足最佳上升时间（ 200 ns） 的要求， 必须在EL7457 驱动输出端串上一个小电阻， 原理如图6 所示。

　　图6 中， FPGA _ CLKI1, FPGA _ CLKI2, FPGA _CLKI3, FPGA _ CLKI4 为FPGA 产生的T T L 时序。

　　ARM_IOE 为ARM 核产生的门控信号， 用来控制驱动脉冲I Φ1, 2, 3, 4 的开关。由于理论与实际计算的误差， 输出串接电阻R9 , R10 , R 13 , R14 将通过硬件调试过程确定， 以产生驱动CC97 工作的最佳波形。同理， FPGA_ CLKS1, FPGA _ CLKS2, FPGA _ CLKS3, FPGA _CLKS4 为FPGA 产生的TT L 时序。A RM _SOE 为ARM 产生的门控信号， 输出串接电阻待定。

图6  IΦ 1, 2, 3, 4; SΦ 1, 2, 3, 4 驱动产生

　　在RΦ1, 2, 3 产生电路中， 因为其电压摆幅要求为0~ 12 V, 故给它加以12 V 的电源（ 见图7） 。

图7  RΦ1, 2, 3 驱动产生电路

　　它的驱动频率为11 MHz, 输出的上升时间不需要串接电阻调节， 可达10 ns。同理， FPGA_CLKR1, FPΦGA_CLKR2, FPGA_CLKR3 为FPGA 产生的10 MHz的驱动时序， ARM _ROE 为ARM 产生的门控信号。

　　这里还产生了一路控制行数据丢弃DG（ Dump Gate） 门控信号。该信号的摆幅同RΦ1, 2, 3。以上电路的连接均通过Mult isim 仿真， 仿真波形如图8、图9 所示。

图8 IΦ , SΦ 仿真波形

图9  R Φ仿真波形

　　2. 2. 2  RΦ2HV 高压倍增驱动设计

　　RΦ2HV 的幅值决定着倍增倍数， 是EMCCD 的一项重要可调参数， 必须在指定范围内可调以满足不同场合的应用。在设计RΦ2HV 时， 由于其驱动电压摆幅高， 现有的专用驱动芯片不能满足其高压驱动要求， 必须采用特殊方法实现。根据E2V 的文档， RΦ2HV 的波形即可以是正弦波， 也可以是方波。如果为方波， 则其高电平要先于R Φ1 变高， 如果为正弦波， 则要求其波峰要在RΦ1 下降时到达。

　　如果采用方波脉冲， 因为RΦ2HV 为11 MHz, 根据计算， 其系统值将达2 W, CCD97 上的功耗也将达到1 W; 如果采用正弦波形式， 可使CCD97 上的功耗降到100 mW。在此， 采用正弦波方式产生RΦ2HV。

　　周期矩形脉冲信号用傅里叶级数展开后， 除了基波外， 只有奇次谐波， 在通过一个低通滤波器后， 便能转化成正弦波。因为FPGA 只能产生T TL 时序， 这里通过先将T TL 的方波转化成正弦波， 即可通过一个7 阶的巴特沃斯滤波器， 将20 MHz 以后的高频分量衰减， 保留基频。在得到10 MHz 的正弦信号后， 通过第一级放大， 这里采用Natio nal Semiconducto r 公司生产的LM6172 来构成。LM6172 为双通道高速、低失真、低功耗的电压反馈型放大器。通过将LM6172 的双放大器组合起来形成双端输入/ 双端输出以增加带负载能力。

图10  RΦ2HV 驱动发生电路

　　在设计中， 把基本的放大参数预设为使输入正弦信号放大到21 V, 这样产生的双端信号经过一个初次级电阻， 比为1 ：4 的高频变换器达到输出高电平为45 V、低电平为4 V 的驱动脉冲， 供电电源为正负18 V的供电电源。为了使CCD97 的增益可通过软件控制调节， 这里使用了MAXIN 公司生产的数字电位计MAX5429, 预设目标是电压在40~ 50 V 可调节。通过计算， 反馈电阻参数如图10 所示。其中， MAX5429 为10 KB, 其有32 个可编程节点， 上电后自动设置为节点16。在硬件电路设计完毕时， 可通过ARM_RCS（ 片选信号） , ARM_RUD（ 节点控制信号） 来调节输出电压，如图10 所示。这样通过对ARM 的对应I/ O 口编程就能实现对CCD97 的增益调节。但是因为这里选用了并联法， 故调节时增益是非线性变化的。图11 为正弦信号输入（ 经滤波器输出） 经LM6172 以及高频变换器后输出的仿真波形。

　　2. 2. 3 CCD97 外围电路

　　CCD97 除了需要外部的各种高摆幅转移脉冲， 还需要各种幅值的控制信号输入。

　　在该系统中， 为了简化设计， 固定ABD（ 抗曝光） ,ΦRL、ΦRH high（ 视频信号复位端） , DG high （ 行丢弃控制信号） , DD（ 电源） , OD（ 输出放大器电源开光） , RD（ 复位上电电源） 的值为典型值， 分别为18 V, 0 V,10 V, 18 V, 24 V, 28 V, 17 V。ΦRL, ΦRH 的典型脉冲宽度为10 ns, 这里仍然采用EL7457 来产生。信号OG为控制CCD97 输出的门控信号， 它同时控制两种模式的输出， 而ODH, ODL 分别为控制CCD 模式和EMCCD模式放大器输出的电源开关。系统要求ODH和ODL 可控， 在需要时关闭， 这样就要求通过模拟的开关来控制ODH, ODL 的电压是+ 28 V 还是接地。

　　这里采用ADI 公司的ADG453, 它的VDD到GND 端的输入电压可达32 V, 模拟输入/ 输出值为V DD+ 2 V, 达到这里控制ODH, ODL 的通断要求（ 28 V ） 。其中CCD 和EMCCD 端口分别为该CCD 的视频信号输出。

　　其输出需要外接5 k Ω 的负载。

图11 RΦ2H V 的仿真波形

　　3  结 语

　　提出了一种新型的CCD 驱动电路， 不仅可以达到几十兆赫兹的驱动频率， 而且编程方便， 硬件电路简单，根据用户需求， 只要更换晶振或适当修改程序就能实现特定目的， 具有很强的灵活性。通过仿真及实验验证，该方法切实可行， 性价比高， 不仅适用于CCD 驱动电路设计， 对于其他需要多种逻辑信号的场合也同样适用。