超低抖动时钟合成器的设计挑战

该应用笔记提出了超低抖动时钟合成器的一种设计思路，其目标是产生2GHz时钟时，边沿之间的抖动< 100fs。分析和仿真结果表明，要达到这一抖动指标，设计难度远远高于预期。关于元器件变量和折衷方案的讨论为进一步的研究提供了线索。

 

概述

本文为高速数据转换器提供了一个低抖动时钟源的参考设计，目标是在时钟频率高达2GHz时，边沿间抖动< 100fs。对于1GHz模拟输出频率，所产生的抖动信噪比SNR为：-20 × log(2 × π × f × tj) = -64dB。

 

设计需求

时钟设计的最高频率为2GHz，然而，一些VCO (压控振荡器)和预分频器能够将其扩展到更高频率，且不同器件能够扩展的范围也不尽相同。这里介绍的参考设计、仿真测试和结果只针对2GHz输出频率。

一些高速转换器采用时钟信号的两个沿作为内部定时。这就要求严格的50%占空比。另外，目标输出驱动能力是10dBm/50Ω，即2VP-P差分输出。

 

合成器设计基础

图1. 传统锁相环

最简单的设计是传统的锁相环电路，如图1。如上所述，要求严格的50%占空比。因此，VCO工作在目标时钟的两倍频(4GHz)，然后通过2分频获得目标频率和占空比。由于分频器会引入抖动，所以将其置于锁相环环路以消除噪声。

环路滤波器提供对参考噪声的低通滤波和VCO噪声的高通滤波。同时，它也决定了环路建立时间。由于这是固定频率应用，环路建立时间不存在问题；滤波器带宽可只对噪声进行优化。窄带滤波器更容易处理参考噪声，但增加了VCO的噪声负担，宽带滤波器的效果则相反。

虽然我们需要在VCO和参考时钟两者之间进行平衡，通过对两者的研究表明，同时获得两者的最佳性能是可能的。100fs抖动的相噪指标决定了噪声将有多低。

相噪是相对于载频的指标，反比于频偏(dBc/Hz)。所有相噪的集合就是相噪功率，它用来和基频功率相比较。相噪除以基频功率得到抖动。

例如，假设2GHz VCO在10kHz到100kHz内具有-110dBc/Hz的SSB (单边带)相噪，其带宽为90kHz，结果为49.5dB。所以，总噪声为-60.5dBc。SSB噪声功率为：



所以，噪声电压有效值为：



根号里的系数2代表包括了两个单边带¹。

其抖动为：



式3只得出了10kHz至100kHz频偏的抖动，为了确定整体抖动，还要考虑其余频偏。

另一种方法是，我们从抖动倒推相噪。于是，对于2GHz时100fs的抖动：



SSB噪声功率为：



式5结果等效于-61dBc的总噪声功率(SSB)。如果假定相噪在1Hz到10MHz均匀分布，那么，换算成dBc/Hz，得到以下相噪模板(图2)。


图2. 相噪模板

毫无疑问，2GHz下抖动< 100fs是一个非常不错的相噪值，特别是在10kHz至100kHz范围内。从图中可以看出，10kHz时的相噪大约为-114dBc/Hz。但很少有分离²的VCO能够达到这一水准，当然，集成VCO也很难达到这一目标。UMC (Universal Microwave Corporation)的VCO能够达到这一低噪级别。UMX系列产品的带宽为500MHz至5GHz，其10kHz相噪可以达到-112dBc/Hz以下。即使UMX系列中指标最差的VCO也满足我们的要求。


图3. UMX-806-D16对应于相噪模板的相噪

图3给出了4GHz VCO (UMX-806-D16)最差情况下的相噪和我们的目标相噪模板。该VCO在20kHz以下的相噪很高，但通过设计锁相环滤波器带宽可以抑制低频偏VCO噪声。假设没有其它因素的影响，可以得到很好的10kHz以上的相噪指标。请注意，这些相噪要求来自2GHz振荡器。然而，图3给出的是4GHz振荡器的曲线，它需要额外的2分频来保证50%的占空比。假设2分频自身不影响总相噪，将使VCO的相噪降低6dB，整个曲线平行下移6dB。

请注意，参考时钟也会产生噪声，但多数分布在环路滤波器带宽以下。图4给出了Crystek®的80MHz晶体压控振荡器的伯特图和目标相噪模板。注意，锁相环频率增益将等倍放大参考时钟的相噪。因此，对80MHz晶体和2GHz输出，其增益为25。结果，Crystek曲线将上移28dB。该平移意味着参考时钟的相噪在1kHz非常高³。然而，相噪模板假定总噪声功率在频偏以内均匀分布。当然，情况不一定是这样，所以1kHz以外的恒定相噪加上1kHz以内的噪声仍然可以满足我们的抖动指标。


图4. 参考时钟的相噪

图4的相噪分析还包括了Vectron恒温控制振荡器(OCXO)，具有极低相噪。注意，OCXO容易消耗更多功率(达到瓦特量级)。

 

合成器原理图

图5是前面讨论的参考时钟和VCO的完整电路原理图。PLL采用Fujitsu® MB15E06SR，它集成了4mA电荷泵和最高3GHz的预分频器。由于PLL需要编程，所以我们采用了一个很简单的PIC微处理器(PIC18F2455)，内置USB接口，可以自动执行编程任务。该设计需要用软件编程用户界面，同时PIC也需要编程。


清晰图片(PDF, 93.8KB)
图5. 时钟合成器原理图

分频器采用Hittite® HMC361，它可以工作至10GHz，其相噪对性能影响不大。然而，分频器的输出摆幅只有0.8VP-P，即50Ω时2dBm。设计目标是10dBm输出(2VP-P)，所以Hittite的输出不能满足要求，需要提升电压。On Semiconductor®或Zarlink®都有类似产品，但它们的输出摆幅基本和Hittite相同，甚至更差。而且，它们的噪声指标没有明确标出。

一个简单的变压器可以用来增大低速时钟的摆幅，但高于2GHz、可以实现4:1放大的变压器并不常见。另外，这种办法增加了阻抗设计难度。另一种方法是采用有源放大器，可以得到很多带宽> 10GHz的差分放大器，但还需要进一步确定器件的噪声指标，以满足设计要求。另一问题是放大器是否能够置于PLL，Fujitsu数据资料建议最大预分频输入为2dBm (1VP-P)。

 

仿真结果

ADIsimPLL (由Applied Radio Labs为Analog Devices编写)可以用来分析该电路，它包括多个UMC的VCO模型。图6给出了由不带分频器的UMC 4GHz VCO和Crystek振荡器组成的PLL相噪伯特图。2kHz以下，参考时钟的噪声占主导地位；2kHz以上，鉴相器相噪占主导地位；70kHz以上，VCO噪声占主导地位。

图6包括了图2的目标噪声模板(粗黑线)。显然，总噪声在50kHz以下超出了模板，这将产生200fs的抖动。实际仿真存在一个问题，即如何解决鉴相器的相噪。它应该等于特定器件的噪底(-219dBc/Hz)乘以VCO/PFD频率，即4000MHz/25MHz，或44dB，平移118dB。还需进一步的核查，但即使将PFD (鉴相器)噪声去除，该结果仍然不可接受(167fs)。


图6. 使用VCO的仿真结果：4GHz下的相噪

除了PFD噪声，滤波器设置接近于10kHz时的VCO噪声峰值。剩下的主要问题是参考时钟噪声，不幸的是，40kHz以上优于模板性能不足以消除该噪声。所以，需要采用其它类型的振荡器来满足相噪要求，例如：OCXO。

该设计的印刷电路板(PCB)可以适用三种或四种不同的XO引脚排列。图7给出了采用Vectron OCXO的仿真结果。即使考虑鉴相器噪声，最终的抖动为86.5fs。该抖动留出一定裕量给没有考虑的分频器噪声(该噪声应该没有明显的负面影响)和可能需要的放大器。


图7. 使用Vectron OXCO的仿真结果：4GHz下的相噪

 

结论

2GHz时达到100fs的抖动指标要比我们预计的更难实现。实验数据表明，利用一些标准的PLL电路可以达到这一目标。关键在于VCO和参考时钟的选择。实验证明，UMX的VCO具有一流的相噪性能。剩下的两个难题是：(1)选择噪声足够低的参考时钟；(2)选择合适的放大器。幸运的是，我们有很多器件可供选择，同样的电路布局可以适用于不同型号的引脚排列。放大器的选择比较困难，需要进一步分析以确定是否可以将其置于环路，还需考虑其噪声的影响。


¹考虑到两个单边带，文中在根号的内外均包含了系数2。总的噪声功率为SSB噪声功率的2倍，因此总的噪声电压应当等于SSB噪声电压。
²指的是单个元件，而不是模块。
³在1MHz附近具有很高的相位噪声，但是环路滤波器有助于衰减该噪声。