基于FPGA的直接数字频率合成技术设计
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摘要：介绍了利用现场可编程逻辑门阵列FPGA实现直接数字频率合成（DDS）的原理、电路结构和优化方法。重点介绍了DDS技术在FPGA中的实现方法，给出了采用ALTERA公司的ACEX系列FPGA芯片EP1K30TC进行直接数字频率合成的VHDL源程序。
关键词：直接数字频率合成（DDS）；现场可编程逻辑门阵列（FPGA）；EP1K30TC-144 直接数字频率合成（Ｄｉｒｅｃｔ Ｄｉｇｉｔａｌ Ｆｒａｑｕｅｎｃｙ Ｓｙｎ-ｔｈｅｓｉｓ?即ＤＤＦＳ，一般简称ＤＤＳ）是从相位概念出发直接合成所需波形的一种新的频率合成技术。它在相对带宽、频率转换时间、相位连续性、正交输出、高分辨率以及集成化等一系列性能指标方面已远远超过了传统频率合成技术。当累加器的Ｎ很大时，最低输出频率可达Ｈｚ、ｍＨｚ?甚至μＨｚ。也就是说：ＤＤＳ的最低合成频率接近于零频。如果ｆｃ为５０ＭＨｚ, 那么当Ｎ为４８位时，其分辨率可达１７９ｎＨｚ。转换时间最快可达１０ｎｓ的量级，这都是传统频率合成所不能比拟的。但它的不足之处是最高工作频率会受限、噪声和杂波不够理想。 本设计采用ＡＬＴＥＲＡ 公司的ＦＰＧＡ芯片ＥＰ１Ｋ３０ＴＣ－１４４来实现ＤＤＳ技术。ＥＰ１Ｋ３０芯片属ＡＬＴＥＲＡ 公司的ＡＣＥＸ系列，该系列是ＡＬＴＥＲＡ公司着眼于通信、音频处理及类似场合应用而推出的ＦＰＧＡ器件系列芯片，它采用０．２２／０．１８微米混合工艺，密度从１００００门到１０００００门。所有ＡＣＥＸ系列器件均兼容６４ｂｉｔ、６６ＭＨｚ的ＰＣＩ，并支持锁相环电路。ＡＣＥＸ １Ｋ采用查找表（ＬＵＴ）和ＥＡＢ（嵌入式阵列块）相结合的结构，可用来实现存储器、专用逻辑功能和通用逻辑功能，每个ＥＢＡ能提供４０９６比特的存储空间，每个ＬＥ包含４个输入ＬＵＴ、一个可编程的触发器、进位链和一个层叠链。合理运用进位链能够提高系统运行速度。 ＥＰ１Ｋ３０ＴＣ－１４４的最大系统门数为１１９０００，它有１７２８个逻辑宏单元数和５个嵌入式阵列块，最大可提供２ｋＢ的ＲＯＭ／ＲＡＭ位，因而可完全满足ＤＤＳ设计的要求。 图１为ＤＤＳ系统的基本原理图，图中的相位累加器由Ｎ位全加器和Ｎ位累加寄存器级联而成，可对频率控制字的２进制码进行累加运算，是典型的反馈电路，产生的累加结果的高Ｍ位作为ＲＯＭ查找表的取样地址值，而此查找表中储存了一个周期的正弦波幅度值。显然，此处存储器ＲＯＭ可以看作一个从相位到正弦幅值的转换器。这样，用ＲＯＭ的输出值来驱动ＤＡＣ，然后经滤波即可转换成所需要的模拟正弦波形；同时Ｎ位累加输出又可作为全加器的下一轮数据与频率数据相加，直到相位累加器加满产生溢出，从而完成一个周期，也就是ＤＤＳ信号的频率周期。 考虑到本系统的规模以及以后的扩展需要，该系统中的ＤＤＳ电路采用ＶＨＤＬ硬件描述语言来实现，因为ＶＨＤＬ语言设计的电路模块可以方便地移植到不同的ＦＰＧＡ芯片中。由于硬件原因，本系统的最高频率为１００ｋＨｚ，因此，采用常规设计即可满足要求，但若要应用于高速系统，还要采用一些提高系统运行速度的措施，如采用流水线技术，即在设计中把延时较大的组合逻辑块切割成两块大致相等的组合逻辑块，并在这两个逻辑块中插入触发器，也可通过多个触发器时钟来提高系统速度，还可以采用ＡＬＴＲＥＡ 公司的ＦＰＧＡ器件所特有的进位链来设计高速电路。 ２．１ ＲＯＭ查找表的设计 ＲＯＭ查找表在整个设计中是一个比较重要的部分。为了保证波形的平滑，设计时可将一个周期分为１０２４个点。但是，点数太多时，用文本方式输入可能有很多困难。因此，应当用Ｃ语言描述正弦方程式，最后再将其转化为所需的ｍｉｆ文件。以下是其Ｃ语言的源程序： ｍａｉｎ() {ｉｎｔ ｉ;ｆｌｏａｔ ｓ; ｆｏｒ(ｉ＝０;ｉ＜１０２４;ｉ＋＋) { ｓ ＝ ｓｉｎ(ａｔａｎ(１)＊８＊ｉ／１０２４); ．．．．．． ２．２ ＤＤＳ主模块设计 ＤＤＳ主模块部分可根据上述原理，采用ＶＨＤＬ来描述，以下是部分源程序： ＢＥＧＩＮ ＰＲＯＣＥＳＳ (ｃｌｋ) ＢＥＧＩＮ ＩＦ(ｃｌｋ＇ｅｖｅｎｔ ＡＮＤ ｃｌｋ＝＇１＇) ＴＨＥＮ ＼＼时钟上升沿触发 ｆｒｅｑｗ＜＝ｆｒｅｑｉｎ; ａｃｃ＜＝ａｃｃ＋ｆｒｅｑｗ; ＼＼开始累加 ＥＮＤ ＩＦ; ＥＮＤ ＰＲＯＣＥＳＳ; ｒｏｍａｄｄｒ＜＝ａｃｃ(ａｄｄｅｒ ｗｉｄｔｈ－１ ｄｏｗｎｔｏ ａｄｄｅｒ ｗｉｄｔｈ－１０);? ＼＼累加结果的高１１位作为 查找表的地址位 ｉ_ｒｏｍ:ｌｐｍ_ｒｏｍ ＼＼调用ＲＯＭ查找表 ．．．．．． ２．３ ＤＤＳ控制模块设计 ＤＤＳ部分的系统控制是根据所需要的功能（如相位调制、幅度调制等）要求而设计的，这一点也是利用了ＦＰＧＡ的灵活性。其部分程序如下： ＣＯＭＰＯＮＥＮＴ ｄｄｓｃ ＩＳ ＼调用ＤＤＳ主模块 ．．．．．． ＥＮＤ ＣＯＭＰＯＮＥＮＴ ; ＳＩＧＮＡＬ ｃｌｋｃｎｔ :ｉｎｔｅｇｅｒ ＲＡＮＧＥ ４ ＤＯＷＮＴＯ ０; ＼＼内部信号定义 ＳＩＧＮＡＬ ｃｌｋ:ｓｔｄ_ｌｏｇｉｃ; ＳＩＧＮＡＬ ｆｒｅｑｉｎｄ:ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１５ ＤＯＷＮＴＯ ０);? ＢＥＧＩＮ ｉ_ｄｄｓｃ:ｄｄｓｃ ＼＼调用ＤＤＳ主模块 ＰＯＲＴ ＭＡＰ(ｃｌｋ＝＞ｃｌｋ,ｄｄｓｏｕｔ ＝＞ｄｄｓｏｕｔ,ｆｒｅｑｉｎ＝＞ｆｒｅｑｉｎｄ); ｃｌｋ＜＝ｓｃｌｋ; ＼＼连接内部端口 ＰＲＯＣＥＳＳ (ｓｃｌｋ) ＢＥＧＩＮ ＩＦ?ｓｃｌｋ＇ｅｖｅｎｔ ＡＮＤ ｓｃｌｋ＝＇１＇? ＴＨＥＮ ＼＼系统时钟的上升沿触发 ｆｒｅｑｉｎｄ＜＝ｆｐｉｎ; ＥＮＤ ＩＦ; 本系统在频率不高于１００ｋＨｚ时能产生精确的正弦波形，而且十分稳定。由于基准时钟为５０ＭＨｚ，且分辨率为１６位，因此，该系统能产生的最低频率为５００Ｈｚ，若要产生更低频率及更精确的波形，可以提高分辨率并相应减小基准时钟，这在ＦＰＧＡ中实现起来相当容易。 实践证明：用ＦＰＧＡ设计ＤＤＳ电路较采用专用ＤＤＳ芯片更为灵活。因为，只要改变ＦＰＧＡ中的ＲＯＭ数据，ＤＤＳ就可以产生任意波形，因而具有相当大的灵活性。相比之下：ＦＰＧＡ的功能完全取决于设计需求，可以复杂也可以简单，而且ＦＰＧＡ芯片还支持在系统现场升级，虽然在精度和速度上略有不足，但也能基本满足绝大多数系统的使用要求。另外，将ＤＤＳ设计嵌入到ＦＰＧＡ芯片所构成的系统中，其系统成本并不会增加多少，而购买专用芯片的价格则是前者的很多倍。因此，采用ＦＰＧＡ来设计ＤＤＳ系统具有很高的性价比。 |
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