可编程逻辑器件APEX20K的原理及应用

    摘要：介绍了Altera公司生产的多核架构可编程逻辑器件APEX20K系列芯片的主要特点和结构功能，给出了APEX20K内含的ClockLock以及ClockBoost电路的典型应用实例。

    关键词：可编程逻辑器件  在系统设计  FPGA  APEX20K

1 主要特点

APEX20K是Altera公司生产的首款带有多核架构的可编程逻辑器件，密度在30 000到1 500 000门，时钟速度高达822MHz。这种多核结构克服了必须用多个器件来实现系统级设计的麻烦，同时也节省了PCB板的空间。由于APEX20K具有功耗低、体积小、集成度高、速度快、费用低、用户可定义功能及可重复编程和擦写等许多优点，因此，可广泛应用于系统板级设计领域。APEX20K主要特点如下：

●是第一款带有多核架构的可编程逻辑器件；

●内含嵌入式系统模块，并可实现多种存储器功能，其中包括先进先出存储功能（FIFO）、双口RAM、CAM（内容可寻址存储器）；

●密度高，门数多，逻辑元素高达51840，RAM高达442368位，基于多核的乘积项高达3456，因此可以满足系统级设计的高密度要求；

●功耗低，采用1.8V-2.5V电压供电，并可与1.8V、2.5V、3.3V、5.0V供电的器件接口；

图1

    ●带有4个锁相环电路，可提供时钟锁定、时钟管理和时钟移位功能，因此可以降低时钟的延迟和抖动，并可以提供时钟的1倍至60倍的倍频与1到256的分频，可编程时钟相位和延迟相移；

●具有强大的I/O功能，与PCI SIG局部总线标准外设兼容，支持低压差分信号（LVDS）、LVTTL、LVCMOS、GTL+、CTT、AGP、LVPECL、SSTL-3和SSTL-2及高速终端逻辑（HSTL Class I）；

●兼容64bit、64MHz PCI,支持PCI-X；

●支持高速外部存储器，包括DDR SDRAM以及ZBT SRAM；

●可在多重电压下工作，非常适合在混合电压系统中使用；

●采用FineLine BGA封装，减小了芯片的占用面积，同时具有更好的温度特性；

●嵌入了SignalTap的逻辑分析仪，增强了芯片的功能验证性能；

●支持Altera的QuartusTM II开发系统的自动布线功能。

2 功能描述

APEX20K系列器件将查找表逻辑和乘积项逻辑以及存储器集成在一体。其4输入查找表功能可实现复杂的数字信号处理功能，并可用乘积项实现高速控制逻辑和状态机。APEX20K中每个IOE包含一个双向I/O缓冲器和一个寄存器，IOE可以作为输入管脚、输出管脚和双向管脚使用。图1所示为APEX20K器件的结构框图。APEX20K提供了2个专用的时钟管脚和4个专用输入管脚来驱动寄存器控制输入，这些输入信号可以产生高速低畸变的时钟分布。它们使用专用的布线通道，延迟非常小。有4个专用信号用于驱动全局信号，这4个全局信号同时可以由内部逻辑驱动，以产生一个高扇出的异步清零信号。APEX20K器件系列同时提供有ClockLock、ColckBoost和Clockshift时钟管理电路。

    APEX20K系列器件由一系列的MegaLAB结构构成，每个MegaLAB结构包含16个逻辑阵列块LABs、一个ESB和一个MegaLAB互连。每个LABs包含10个逻辑元素（LEs）、以及与LEs相关的进位链和层叠链。每个LE可以通过高速的局部互联驱动另外29个LEs。每一个LE包含一个4输入的查找表，另外，每一个LE又包含一个可编程寄存器和进位链以及层叠链。每一个LE驱动局部互连和MegaLAB互连以及FastTrack互联布线结构。

APEX20K系列器件架构提供有进位链和层叠链2种类型的专用高速数据通道，可用来连接相邻的LEs。这种连接不用局部互连通道，而只用进位链可执行加法器、计数器和比较器（可被软件工具和Mega功能自动使用），专用的层叠链可以执行高速、高扇出逻辑功能。APEX20K系列的LE可以工作在如图2所示的3种模式。

（1）正常工作模式

该模式利用其内部的层叠链，适用于通用逻辑的应用，组合功能或是宽带解码功能。在此模式下，来自LAB局部互连和进位输入的四个数据输入到四输入LUT。

（2）算术模式

该模式适用于加法器、累加器和比较器的应用。在算术模式中，一个LE使用2个3输入LUT。其中第一个LUT利用进位输入信号及输入数据产生一个组合输出。第二个LUT利用该组合信号产生进位输出，并以此形成进位链。

（3）计数模式

该模式可提供时钟使能、计数使能、同步加/减控制、同步清零、同步加载选择。同步清零和同步加载是LAB宽信号，其影响LAB的寄存器。因此，如果LAB中的任何一个工作在计数模式，LAB中其余的LEs被用作同一计数器的一部分或是复合功能。计数模式利用两个三输入LUTs，一个计数数据，另一个产生快速进位位。一个二选一复用器提供同步加载，另一个AND门提供异步清零。

    所有的20K器件均可重新配置在特殊功能用途的板上。APEX20K可通过配置芯片EPC1、EPC2和EPC16以串行数据充方式进行在系统编程。所以，APEX20K包括一个可选接口，允许APEX20K微处理器以串行或并行、同步或异步方式配置芯片，因此，微处理器可将APEX20K看作存储器，并可通过写入虚拟内存来配置器件，而且配置十分容易。APEX20K器件配置完成后，便可通过重置器件来载入新数据。

3 应用举例

APEX20K系列器件支持ClockLock和ColckBoost等时钟管理功能，这些功能由PLL保证。ClockLock电路使用一个同步的PLL来减少器件内部的时钟延迟和畸变。ColckBoost电路可以对时钟进行倍频。其内部带有高速的时钟分布树，而且设计者不需要对时钟分布树进行设计和优化。

在设计电路板时可使用低频的信号来作为输入时钟，然后在片内通过倍频将其变成高频时钟。因为使用低频时钟可以降低传输线干扰，简化电路板的布局。APEX20K可进行2或4的倍频，而APEX20KE可进行更复杂的倍频。

3.1 倍频电路的应用

在以微处理器为核心的应用中，系统的输入时钟频率可以比系统中其余器件的时钟频率低。一个嵌入式微处理或其外围电路可以以比I/O总线时钟更快的速率运行。由于在嵌入式应用中，同步或计数时都需要快速时钟，因此，APEX20K中的时钟管理电路经常用于对低频总线时钟进行倍频，并可进行在系统开发。图3为其在嵌入式应用中时钟合成电路。

3.2 降低板上时钟的延迟

利用APEX20KE系列器件的反馈引脚可以降低板上各个器件之间的时钟畸变，用PLL功能可将反馈输入端连接至CLK输入端。PLL可在工作期间动态调整由于温度或电压变化引起的输出变化。因此在进行电路板设计时，反馈输入端的延迟应与所涉及的每个器件产生的延迟匹配。相同的延迟可确保同步的反馈输入端与目标器件的同步，从而消除延迟。图4是利用APEX20KE器件消除板上延迟的示意图。

进行电路板布线设计时，应使从CLKLK-OUT1端至每个器件的路径与反馈到CLKLK-FB1端的路径相等。

4 结论

利用APEX20K先进的ClockLock和ClockBoost功能可以显著提高系统的性能和设计灵活性。并可在器件内降低时钟延迟和消除时钟畸变。ClockBoost可以简化电路板的设计，而且在器件内部可以执行比输入时钟频率高许多的逻辑运算。此外，APEX20KE系列器件还可以执行m/(n)×k)的倍频，其中m和k的数值范围为2～160，n范围1～16。其具有的LVDS I/O接口和相位调整可以进行更复杂的时钟合成处理。

APEX20K系列器件可以支持很多电压标准，特别是LVDS的性能可以达到822M/s，且有很强的抵抗板级噪声能力，功耗也非常低。采用LVDS作为I/O接口的解决方案正逐渐成为一种趋势。因此，APEX20K系列器件会应用到越来越多的领域。