基于电磁兼容技术的多层PCB布线设计

摘　要:随着现代电子技术的发展以及芯片的高速化和集成化,各种电子设备系统内外的电磁环境更加复杂,因此在印制电路板的电路设计阶段考虑电磁兼容性( EMC) 设计是非常重要的. 以12层板为例讨论了多层PCB分层方法、布线的规则、地线和电源线布置以及电磁兼容性.

关键词:电磁兼容;多层印刷电路板;布线;接地

电磁兼容(Electro - Magnetic Compatibility,简称EMC)是一门新兴综合性学科,它主要研究电磁干扰和抗干扰问题. 电磁兼容性是指电子设备或系统在规定的电磁环境电平下,不因电磁干扰而降低性能指标,同时它们本身产生的电磁辐射不大于限定的极限电平,不影响其它系统的正常运行,并达到设备与设备、系统与系统之间互不干扰、共同可靠工作的目的. 电磁干扰( EM I)产生是由于电磁干扰源通过耦合路径将能量传递给敏感系统造成的,它包括由导线和公共地线的传导、通过空间辐射或近场耦合3种基本形式. 实践证明,即使电路原理图设计正确,印制电路板设计不当,也会对电子设备的可靠性产生不利影响,所以保证印制电路板电磁兼容性是整个系统设计的关键,本文主要讨论电磁兼容技术及其在多层印制线路板( Printed Circuit Board,简称PCB)设计中的应用.

PCB是电子产品中电路元件和器件的支撑件,它提供电路元件和器件之间的电气连接,是各种电子设备最基本的组成部分. 如今,大规模和超大规模集成电路已在电子设备中得到广泛应用,而且元器件在印刷电路板上的安装密度越来越高,信号的传输速度更是越来越快, 由此而引发的EMC问题也变得越来越突出. PCB 有单面板(单层板) 、双面板(双层板)和多层板之分. 单面板和双面板一般用于低、中密度布线的电路和集成度较低的电路, 多层板使用高密度布线和集成度高的电路. 从电磁兼容的角度看单面板和双面板不适宜高速电路,单面、双面布线已满足不了高性能电路的要求,而多层布线电路的发展为解决以上问题提供了一种可能,并且其应用变得越来越广泛.

1　多层布线的特点

PCB是由具有多层结构的有机和无机介质材料组成,层之间的连接通过过孔来实现,过孔镀上或填充金属材料就可以实现层之间的电信号导通. 多层布线之所以得到广泛的应用,究其原因,有以下特点:

(1)多层板内部设有专用电源层、地线层. 电源层可以作为噪声回路,降低干扰;同时电源层还为系统所有信号提供回路,消除公共阻抗耦合干扰. 减小了供电线路的阻抗,从而减小了公共阻抗干扰.

(2)多层板采用了专门地线层,对所有信号线而言都有专门接地线. 信号线的特性:阻抗稳定、易匹配,减少了反射引起的波形畸变;同时,采用专门的地线层加大了信号线和地线之间的分布电容,减小了串扰.

2　印制电路板的叠层设计

2. 1　PCB的布线规则

多层电路板的电磁兼容分析可以基于克希霍夫定律和法拉第电磁感应定律. 根据克希霍夫定律, 任何时域信号由源到负载的传输都必须有一个最低阻抗的路径.

具有多层的PCB常常用于高速、高性能的系统,其中的多层用于直流(DC)电源或地参考平面. 这些平面通常是没有任何分割的实体平面,因为具有足够的层用作电源或地层,因此没有必要将不同的DC电压置于同一层上. 该层将会用作与它们相邻的传输线上信号的电流返回通路. 构造低阻抗的电流返回通路是这些平面层最重要的EMC目标.

信号层分布在实体参考平面层之间,它们可以是对称的带状线和非对称的带状线. 以一个12层板为例说明多层板的结构和布局 . 其分层结构为T - P - S - P - S - P - S - P - S - S - P - B,“T”为顶层,“P”为参考平面层,“S”为信号层,“B”为底层. 从顶层至底层依次为第1层、第2层、??第12层. 顶层和底层用作元件的焊盘,信号在顶层和底层不应传输太长的距离,以便减少来自走线的直接辐射. 不相容的信号线应相互隔离,这样做的目的是避免相互之间产生耦合干扰. 高频与低频、大电流与小电流、数字与模拟信号线是不相容的, 元件布置中就应该把不相容元件放在印制板上不同的位置, 在信号线的布置上仍要注意把它们隔离. 设计时要注意以下3个问题:

(1)确定哪个参考平面层将包含用于不同的DC电压的多个电源区. 假设第11层有多个DC电压,就意味着设计者必须将高速信号尽可能远离第10层和底层,因为返回电流不能流过第10层以上的参考平面,并且需要使用缝合电容,第3、5、7和9层分别为高速信号的信号层. 重要信号的走线尽可能以一个方向布局,以便优化层上可能的走线通道数. 分布在不同层上的信号走线应互相垂直,这样可以减少线间的电场和磁场的耦合干扰,第3和第7层可以设定为“东西”走线,而第5和第9层设置为“南北”走线. 走线布在哪一层要根据其到达目的地的方向.

(2)高速信号走线时层的变化,及哪些不同的层用于一个独立的走线,确保返回电流从一个参考平面流到需要的新参考平面. 这样是为了减小信号环路面积,减小环路的差模电流辐射和共模电流辐射. 环路辐射与电流强度、环路面积成正比. 实际上,最好的设计并不要求返回电流改变参考平面,而是简单地从参考平面的一侧改变到另一侧. 如信号层的组合可以用作信号层对:第3层和第5层,第5层和第7层,第7层和第9层,这就允许一个东西方向和南北方向形成一个布线组合. 但是第3层和第9层的组合就不应使用,因为这要求返回电流从第4层流到第8层. 尽管一个去耦电容可以放置在过孔附近,但在高频时由于存在引线和过孔电感而使电容失去作用. 并且这种走线会使信号环路面积增大,不利减小电流辐射.

(3)为参考平面层选定DC电压. 该例中,由于处理器内部信号处理的高速性,致使在电源/地参考引脚上存在大量的噪声. 因此,在为处理器提供相同DC电压上使用去耦电容器非常重要,并且尽可能有效地使用去耦电容器. 降低这些元件电感的最好方法是连接走线尽可能短和宽,并且尽可能使过孔短和粗.

如果第2层分配为“地”,且第4层分配为处理器的电源,则过孔距离放置处理器和去耦电容器的顶层应该尽可能短. 延伸到板的底层的过空剩余部分不包含任何重要的电流,而且距离短不会具有天线作用. 表1列出了叠层设计布局的参考配置.

2. 2　20 - H规则及3 -W 法则

在多层PCB板电磁兼容性设计中,确定多层板电源层与边沿的距离和解决印制条间的距离有两个基本原则: 20 - H规则及3 - W法则 .

20 - H原则:由于磁通之间的连接, RF电流通常存在于电源平面的边缘,这种层间的耦合称为边缘效应,当使用高速的数字逻辑和时钟信号时,电源平面间会互相耦合RF电流,如图1所示. 为减小这种效应,电源平面的物理尺寸都应该比最靠近地平面的物理尺寸至少小20H (H为电源平面和地平面之间的距离) ,电源的边缘效应通常发生在10H左右, 20H时约10%的磁通被阻断,如果想达到98%磁通被阻断的话,则需要100%的边界值,如图1所示. 20 - H规则决定了电源平面和最近的接地平面间的物理距离,这个距离包括敷铜厚度、预填充和绝缘分离层. 使用20 - H可以提高PCB自身的谐振频率.

3 - W法则:当两条印制线间距较小时,两条线之间会发生电磁串扰,这会使有关电路功能失常,为避免这种干扰,应保持任何线条间距不小于3倍印制线条宽度,即不小于3W (W为印制线条宽度). 印制线条宽度取决于线条阻抗的要求,太宽会影响布线密度,太窄会影响传输到终端的信号完整性和强度. 时钟电路、差分对、I/O端口的布线都是3 - W原则的基本应用对象. 3 - W原则只是表示了串扰能量衰减70%的电磁通量线边界,若要求更高,如保证串扰能量衰减98%的电磁通量边界线就必须采用10W间隔.

2. 3　地线的布置

首先,要建立分布参数的概念,高于一定频率时, 任何金属导线都要看成是由电阻、电感构成的器件 . 所以接地引线具有一定阻抗并且构成电气回路,不管是单点接地还是多点接地, 都必须构成低阻抗回路进入真正的地或机架. 25mm 长的典型印制线大约会表现15～ 20nH电感,加上分布电容的存在,就会在接地板和设备机架之间构成谐振电路. 其次, 接地电流流经接地线时,会产生传输线效应和天线效应. 当线条长度为1 /4波长时,表现出很高的阻抗,接地线实际上是开路的, 接地线反而成为向外辐射的天线. 最后,接地板上充满高频电流和骚扰形成的涡流,因此,在接地点之间构成许多回路,这些回路的直径(或接地点间距) 应小于最高频率波长的1 /20. 选择恰当的器件是设计成功的重要因素,特别是在选择逻辑器件时,尽量选择上升时间比5ns长的, 决不要选比电路要求时序快的逻辑器件.

2. 4　电源线的布置

对于多层板, 采用电源层- 地层结构供电,这种结构的特性阻抗比轨线对小得多,可以做到小于1Ω. 这种结构具有一定的电容,不必在每个集成芯片旁加高频去耦电容. 即使层电容容量不够,需要外加去耦电容时,也不要加在集成芯片旁边,可加在印制板的任何地方. 集成芯片的电源脚和地脚可以通过金属化通孔直接与电源层和地层连接, 所以供电环路总是最小的. 由于“电流总是走阻抗最小途径”原则, 地层上的高频回流总是紧贴在轨线下面走, 除非有地层隔缝阻挡, 因此信号环路也总是最小的. 可见电源层- 地层结构与轨线对供电相比较, 具有布置简单灵活、电磁兼容性好等优点.

3　结束语

总之,在多层PCB设计中,元器件要分组放置, 以防止产生组间干扰; 高速电路位置要安排恰当, 以免通过电场耦合或磁场耦合干扰其他电路; 根据情况分别设置地线, 以防止共地线阻抗耦合干扰; 供电环路面积应该减小到最低程度, 且不同电源的供电环路不要重叠, 以避免产生磁场耦合;不相容的信号线要相互隔离, 以免产生耦合干扰; 还应减小信号环路面积, 以降低环路辐射和共模辐射.