基于FPGA的带寄存器寻址SPI接口设计

摘要：随着物联网技术的发展，硬件间的相互通信速度要求越来越快。文中给出了采用Verilog HDL语言以有限状态机的形式，在FPGA中实现对带寄存器寻址的SP[接口控制的方法：同时介绍了通过SPI接口的结构和工作原理，提出了所设计的SPI接口要求，并通过Modelsim SE 6．5仿真软件进行了仿真实验，得到了符合设计要求的仿真波形，且在FPGA开发板上得到了正确验证，证明该设计可应用于带寄存器寻址的SPI接口配置。
关键宇：物联网；Verilog HDL；FPGA；有限状态机；SPI

0 引言
    SPI(Serial Peripheral Interface，串行外围接口)总线是一种高速全双工同步串行通信接口，可以实现CPU与各种外围设备(如FLAS、LCD显示驱动器、网络控制器、AD转换器、DA转换器和其他CPU等)以串行方式进行通信以交换信息。相比于I2C接口和UART等其他串行接口，一般情况下，SPI接口的数据传输速度最快，可以达到几个Mb／s。I2C接口由于是二线协议速度，很难超过1 Mb／s；UART工作在方式0(8位移位寄存器)时，时钟速度为系统时钟的1／12，而SPI接口时钟速度一般为系统时钟的1／4。本文给出了采用Verilog HDL语言，以FPGA为控制器设计的一种带寄存器寻址的SPI接口的设计方法。

1 SPI总线结构和工作原理
    SPI总线一般使用四条信号线，以主／从模式工作，这种模式通常有一个主设备和多个从设备。数据传输过程由主机初始化。它是一种环形总线结构，结构框图如图1所示。SPI总线使用的四条信号线分别为SCLK、MOSI、MISO和CS。其中，SCLK为串行时钟线，用来同步数据传输，由主机产生；MOSI是主机输出，从机输入数据线；MISO是主机输入，从机输出数据线；CS是从机选择线，由主机控制输出。

    CS用于表示控制芯片是否被选中，即只有CS有效时(高电平或低电平)，对此芯片的操作才有效，从而在同一总线上连接多个SPI接口设备成为可能。当SPI从机被选中时，在SPI主机输出SCLK的控制下，SPI主机通过MOSI引脚发送数据，SPI从机通过MOSI接收数据，或者SPI从机通过MISO引脚发送数据，SPI主机通过MISO引脚接收数据。
    SPI总线通过时钟极性(CPOL)和时钟相位(CPHA)两个控制位来配置其工作方式及其接口数据传输时序。SPI总线工作时序图如图2所示。C POL用来控制SCLK的空闲状态电平。当CPOL=0时，SCLK的空闲状态为低电平；当CPOL=1时，SCLK的空闲状态为高电平。CPHA用来控制采样数据的时刻。当CPHA=0时，在SCLK从空闲状态跳变的第一个时沿(上升或下降)数据被采样；当CPHA=1时，在SCLK从空闲状态跳变的第二个时沿数据被采样。

    SPI总线工作原理：假定CPOL=0，CPHA=1。当要传输数据时，SPI主机控制CS输出有效电平，SCLK输出时钟信号，SPI总线处于工作状态。当SCLK第一个时沿(上升沿)来的时候，SPI主机的8位移位寄存器将最高位(MSB)的数据移出，并将剩余的数据分别左移一位，这时MOSI线上电平为刚移出MSB代表的电平；同时SPI从机的8位移位寄存器将最高位的数据移出，并将剩余的数据分别左移一位，而MISO线上电平为刚移出MSB代表的电平。然后当第二时沿(下降沿)到来的时候，SPI主机的8位移位寄存器将锁存MISO线上的电平，并将其移入最低位(LSB)：同时SPI从机的8位移位寄存器将锁存MOSI线上的电平，并将其移入最低位。经过8个SCLK时钟周期后，两个移位寄存器就实现了数据交换，即完成了一次SPI接口时序，然后SPI总线重新回到空闲状态，从而SPI主机和SPI从机之间实现全双工通信。

2 SPI总线协议设计和软件实现
    本文采用Verilog HDL语言以同步有限状态机(FSM)的设计方法，实现了一种4线制全双工的SPI总线。通过SPI主机访问SPI从机的控制寄存器，实现SPI主机和SPI从机间的SPI总线协议通信。
2．1 SPI总线协议
    设计的SPI总线时序要求：当CS为低电平时，MOSI线和MISO线上数据传输有效。数据传输由SCLK控制，每次数据传输开始于SCLK的下降沿。每个输出的数据位在SCLK上升沿被采样。1 b读／写位实现SPI主机对SPI从机的读操作和写操作。1 b的保留位用作扩展。6 b地址是所要访问的SPI从机控制寄存器的地址。8 b数据是写入或读取SPI从机指定地址的控制寄存器的内容。写操作和读操作时序图如图3所示。

2．2 SPI接口软件实现
    在设计中，采用100 MHz的FPGA内部时钟FPGA_CLK，而输出的SPI接口时钟SCLK为25 MHz。SPI主机控制SPI从机实现读操作和写操作的主模式程序流程图如图4所示。

    在写时序和读时序中可使用同步有限状态机(FSM)实现其设计，其状态转移图如图5所示。Idle为空闲状态时，将检测写使能信号Write_ En和读使能信号Read_En。

    当Write_En有效时，进入写操作时序状态。在FPGA_CLK时钟上升沿的控制下，由Idle状态进入SI状态，再进入S2状态，接着进入S3状态。从S3状态开始，有限状态机进入16次循环状态，循环经过S3、S4、S5和S6状态。在S3状态时，SPI主机SCLK输出低电平，CS输出低电平，MOSI输出SPI主机16位移位寄存器的最高位，而移位寄存器左移一位，最低位补0；在S4状态时，SPI主机SCLK、CS和MOSI输出保持；在S5状态时，SPI主机SCLK输出高电平，CS和MOSI输出保持，16位移位寄存器的最低位锁存MISO上的电平；在S6状态时，SPI主机SCLK、CS和MOSI输出保持。当16次循环结束时，SPI主机MOSI有效输出和MISO有效输入也分别结束。有限状态机依次进入S17、S18、S19、S20，最后回到Idle状态，写操作时序结束。
    当Read_En有效时，进入读操作时序状态。由Idle状态进入S7状态，再进入S8状态，接着进入S9状态。从S9状态开始，有限状态机进入8次循环状态，循环经过S9、S10、S11和S12状态。在S9状态时，SPI主机SCLK输出低电平，CS输出低电平，MOSI输出SPI主机16位移位寄存器的最高位，而移位寄存器左移一位，最低位补移位寄存器的最高位数据；在S10状态时，SPI主机SCLK、CS和MOSI输出保持；在S11状态时，SPI主机SCLK输出高电平，CS和MOSI输出保持；在S12状态时，SPI主机SCLK、CS和MOSI输出保持。当8次循环结束时，SPI主机MOSI有效输出结束，而MISO开始有效输入。从S13状态开始，有限状态机进人下一个8次循环状态，循环经过S13、S14、S15和S16状态。在S13状态，SPI主机SCLK、CS和MOSI输出低电平，16位移位寄存器左移一位，最低位补0；在S14状态时，SCLK、CS和MOSI输出保持；在S15状态时，SPI主机SCLK输出高电平，CS和MOSI输出保持，16位移位寄存器的最低位锁存MISO上的电平；在S16状态时候，SCLK、CS和MOSI输出保持。当8次循环结束时，SPI主机MISO有效输入结束。有限状态机依次进入S17、S18、S19、S20，最后回到Idle状态，读操作时序结束。

3 SPI接口设计的仿真和综合
    根据上述SPI主机接口的设计方案，可采用Altera公司的Quartus II 8．1软件对其进行Verilog编程，并在Modelsim SE 6．5软件中进行时序仿真。SPI接口写操作和写操作时序仿真图如图6所示。可以看出，当Write_En为高电平时，将1 b读／写位、1 b保留位、6 b地址和8 b数据送入SPI主机串行发送缓冲器中。或者当Read_En为高电平时，将1 b读／写位、1 b保留位和6 b地址分别送入SPI主机串行发送缓冲器的高8位和低8位中。当下一个FPGA_CLK时钟的上升沿到来时，将SPI主机串行发送缓冲器的内容送入SPI主机16 b移位寄存器中，接着在FPGA_ CLK时钟的控制下，进入正常的SPI接口写操作或读操作时序过程。当CS为高电平时，产生SPI串行通信结束提示信号SPI_Done_Sig，并将从MISO接收的数据送入SPI串行接收缓冲器。

    从以上仿真结果可以看出，本设计可以满足SPI总线协议的设计要求，且该SPI模块功能是可以正常工作的。在Quartus II 8．1中完成该模块的综合并下载到FPGA开发板上进行验证。结果表明，本设计可以实现FPGA芯片和从设备间的同步串行通信。

4 结语
    本文用Verilog HDL语言以有限状态机的形式设计了一种符合SPI总线规范的主机模块，并在仿真软件Modelsim SE 6．5中进行了仿真，得到的仿真波形符合设计要求。同时，通过在Quartus II 8．1中进行综合并下载到FPGA芯片中实现了SPI接口功能，也验证了设计的正确性。该接口可实现SPI主机和带指定地址控制寄存器的SPI从机间的同步串行通信，具有一定的实用价值。