全球三大半导体EDA软件巨头眼里的芯片设计挑战

Cadence认为：软件对半导体公司来说是个新挑战，因为他们传统只设计硬件，现在还要设计软件。为此，Cadence把新的EDA转型称作EDA360。EDA360希望帮助半导体公司解决三个层次的问题：1,系统实现，包括早期的软件开发，系统级的验证和纠错;2, SoC(系统芯片)实现，帮助客户去解决SoC中像reware的问题等底层软件的开发，以及与器件相关的软件开发;3, 芯片实现层次，主要解决传统问题，包括低功耗等。

尽管Cadence拥有从IC设计到PCB(印制电路板)、系统设计一整套平台，但还需要整个产业的合作，诸如IP供应商、IP(知识产权)和设计服务公司、代工厂、与硬件相关的软件，这其中还包括了Cadence的EDA同行们。

Mentor的Andrew Moore认为，当芯片设计规模越来越大、未来有望达到400亿晶体管时，为了克服大规模IC的设计挑战，有四方面的重要技术。

第一，硬件仿真技术(emulation)。是使用硬件的解决方案来提高IC设计、验证的效率。这从逻辑学上看是非常有趣的一件事——用硬件来设计硬件，就像机器人自己在设计一个人一样。我们大幅度地使用硬件来提高整个验证的效能。中国微电子网-集成电路设计,集成电路工艺,集成电路版图,半导体技术,半导体器件,芯片封装与测试@@Mu_4kQq

第二，系统设计。现在CPU核大量被使用在现在的SoC设计当中，像ARM核、MIPS核等等，通过软硬件协同仿真技术，可以大幅提高系统设计的效率。 首先对于这些CPU的指令集进行建模，之后我们就不需要让CPU在进行系统级仿真时使用比较耗时的RTL仿真，我们可以对一些常用的商用处理器进行CPU的指令集建模。这样就可以大幅地提高设计效率：首先，我们提高了整个系统级验证仿真的效能，其次，可以提早让软件进行开发，因为这等于我们可以直接在EDA平台上先把产品原型实现。这样软件可以提早在这个平台上进行开发。而且EDA平台可以提高侦错能力，这是传统硬件原型无法达到的。因为软硬件协同的功能可以让系统时钟停下来，这时当软件有Bug时很容易去纠错，也能轻易知道到底是哪个CPU、哪条指令导致硬件和软件的问题。

第三，物理设计与验证。Mentor的Calibre平台已经向自动布局布线流程和物理验证流程整合，这样可以大幅提高后面物理验证的速度。

第四，ESA(嵌入式软件自动化)的机遇。从EDA设计及之后的流片/制造来看，事实上尽管晶体管数量越做越大，但芯片的制造和研发成本却没有大幅提高，反而是软件开发的成本在上升，例如iPhone手机上有越来越多的应用程序。如何加快软件开发的速度，以及如何能够减少软件的开发成本?Mentor的ESA愿景是解决这方面的问题。

Synopsys的陈志宽指出，从国际上来看，设计挑战是：设计成本越来越高，而且最大的成本支出来自软件和认证，需要EDA供应商和代工厂一起来解决。二是从芯片设计到仿真、验证再到流片，软件和验证的时间占了流程大一大半，需要着力提升效率。三是低功耗设计。中国大陆IC设计业面临着三个挑战：需要好的IP，上市时间更快，成本更低。

有人担心IP用多了，fabless公司可能会沦为组装公司。IP年营业额2.5亿美元的Synopsys认为，实际上，整个系统怎么去验证等也很重要，只有该项目的设计人员才知道这个芯片到底要实现什么样的功能，才可做好验证;另外，软硬件协同验证等方面也很复杂，因为现在整个系统在一块芯片(SoC)上了。再有，这五年将发生一个变化：最近Conexant(科胜讯公司)推出的一款芯片有一百万行软件代码，但fabless设计该芯片大概没有一百万行的RTL(寄存器传送级)代码，所以芯片的软件比硬件更复杂。但这些芯片里的软件不是外面的应用软件公司所做，而是芯片厂商自己做的。