赛灵思ISE12.2设计套件强化部分可重配置FPGA技术

赛灵思公司（Xilinx, Inc.）近日宣布推出其第四代部分可重配置设计流程，以及智能时钟门控技术的多项全新强化方案，可针对Virtex-6 FPGA设计中BRAM(block-RAM)降低24%的动态功耗。设计人员即日起即可下载ISE12.2设计套件，利用其简便易用、直观的部分可重配置设计流程，进一步降低功耗和整体系统成本。同时，最新推出的ISE版本还可提供一项低成本仿真方案， 支持嵌入式设计流程。

赛灵思 ISE 设计套件高级市场营销总监 Tom Feist 指出：“由于系统日趋复杂，如今的设计人员往往需要以更少的资源实现更高的目标，而FPGA的可配置能力加上其固有的可编程性，使其成为设计人员的一项重要资产。赛灵思FPGA一直以来就支持部分可重配置功能，并且具备现场编程和重编程的高度灵活性。在成本、开发板容量及功耗均面临严苛限制的今天，行业需要更高效更经济的设计方案在竞争中取得优势，这就是为什么赛灵思一直致力于让设计流程更加容易的重要因素。”

部分可重配置技术具备可即时调整的高度灵活性，可以大幅扩充单一FPGA的容量。在器件运行中，设计人员可对FPGA某些区域进行重新编程，藉此加入新的功能，而器件其余部分正在运行的应用则完全不会受到任何影响。例如，用户开发无线光传输网络方案，少用30-45%的资源就可以实现多端口多路复用器/转发器的功能，而软件无线电（SDR）解决方案可以在不干扰其他波形继续运行的同时动态交换通信波形，而且也无需改用更大或是额外的器件。部分可重配置技术还可以帮助设计人员有效的管理功耗，当系统无需在最高性能运行时，可以使用低能耗的方式来替代高能耗功能运行。

赛灵思采用更直观的设计流程以及界面，使其第四代部分可重配置技术更加易于使用。其中包括一个经进一步改进的时序约束和时序分析流程，自动插入代理逻辑以桥接静态和可重配置部分，并具备完整的设计时序收敛和仿真功能。ISE12 使得设计人员可以应用Virtex-4, Virtex-5 和Virtex-6器件，实现各种部分可重配置应用。如需了解更多详细内容，请登录www.xilinx.com/cn/ISE.

针对降低BRAM功耗，时钟门控技术不断创新，

为帮助客户使其设计的功耗更有效率，通过2009年夏季对PwrLite公司的收购，赛灵思增强了其智能时钟门控技术，降低BRAM动态功耗。通过一系列独特的算法，ISE可以自动中断不必要的逻辑活动，这些不必要的逻辑活动正是引起耗电的关键因素。通过在综合过后而非在RTL层实现功耗优化，ISE可以降低多达30%的整体动态功耗。从ISE12.2设计套件开始，智能时钟门控优化也将在简单或双端口模式下，降低专用RAM模块的功耗。这些模块提供了几种启动模式，包括：阵列启动，写入启动，以及输出时钟寄存器启动。大多数的功耗节约都来自阵列启动模式。ISE是唯一可以提供集成于布局布线算法中的细分化时钟门控优化FPGA工具套件，更多信息，请参考赛灵思白皮书(WP370)：用时钟控制门技术降低开关功耗 。

针对嵌入式设计提供的仿真支持

ISE Simulator (ISim)现在已可通过赛灵思 XPS（Xilinx Platform. Studio）和项目导航 (Project Navigator) 工具支持嵌入式设计流程，可以让嵌入式开发人员享受到集成在ISE设计套件中的混合语言（VHDL和Verilog）仿真器的优势。新版本的ISim具备许多强化生产力的新功能，包括自动检测，以及用于编辑及查看功能的设计存储列表。新的存储编译器 （Memory Editor）可以帮助设计人员运用图形化方式查看各种假设（What-if）情景，而不用重新编译设计就能强制设定一个信号内的某个值或者模板。 ISE12还可以让设计人员能够从波形检视器中浏览HDL源码。

立即启动设计

ISE 12设计套件目前正分阶段推出，其中面向 Virtex-6 FPGA 设计的智能时钟门控技术已随5月4日发布的12.1版本推出；面向 Virtex-6 FPGA 设计的部分可重配置技术随12.2 版本推出；而 对AXI4 IP 的支持将随 12.3 版本推出。ISE 12 套件可与 Aldec、Cadence Design Systems、Mentor Graphics 以及 Synopsys等公司推出的最新仿真和综合软件协同工作。

此外，相对于前版而言，ISE 12 版软件的逻辑综合平均速度提升2倍，大型设计实施运行速度加快1.3倍，同时强化了嵌入式设计的方法。

定价与供货情况

ISE 12.2设计套件现已可以立即提供所有ISE 版本，逻辑版本的起始价格为 2,995 美元。第四代部分可重配置业技术作为选配的购买部分，并且附带2天的现场培训。客户可从赛灵思网站免费下载全功能30天试用版。