利用高速FPGA设计PCB的要点及相关指导原则

随着现场可编程门阵列(FPGA)已发展成为真正的可编程系统级芯片，利用这些芯片设计印制电路板(PCB)的任务变得愈加复杂。目前动辄数百万门的电路密度和6Gbps以上的收发器数据传输率及其它考虑事项影响着系统开发人员在机械和电气方面的板级设计工作。裸片、芯片封装和电路板构成了一个紧密连结的系统，在这个系统中，要完全实现FPGA的功能，需要对PCB板进行精心设计。

采用高速FPGA进行设计时，在板开发之前和开发期间对若干设计问题进行考虑是十分重要的。其中包括：通过滤波和在PCB板上的所有器件上均匀分配足够功率来减小系统噪声；正确端结信号线，以把反射减至最小；把板上迹线之间的串扰降至最低；减小接地反弹和Vcc降低(也称为Vcc凹陷)的影响；正确匹配高速信号线上的阻抗。

任何人在为性能极高的FPGA设计IC封装时，都必须特别注意信号完整性和适于所有用户和应用的多功能性之间的平衡问题。例如，Altera最大的Stratix II GX器件采用1,508引脚封装，工作电压低至1.2V，并具有734个标准I/O、71个低压差分信令(LVDS)信道。它还有20个高速收发器，支持高达6.375Gbps的数据率。这就让该架构能够支持许多高速网络和通信总线标准，包括PCI Express和SerialLite II。

在设计中，用户可以通过优化引脚排列来减少串扰。信号引脚应该尽可能靠近接地引脚，以缩短封装内的环路长度，尤其是重要的高速I/O。在高速系统中，主要的串扰源是封装内信号路径之间的电感耦合。当输出转换时，信号必须找到通过电源/接地平面的返回路径。环路中的电流变化产生磁场，从而在环路附近的其它I/O引脚上引起噪声。同时转换输出时，这种情形加剧。因为环路越小，感应就越小，故电源或接地引脚靠近每个高速信号引脚的封装可以把附近I/O引脚上的串扰影响减至最小。

为了把电路板成本降至最低，并把所有信号路径的系统信号完整性提高到最大，需要对电路板材料、分层数目(堆叠)和版图进行精心的设计和构建。把数百个信号从FPGA发送到板上或其周围是一个很困难的任务，需要使用EDA工具来优化引脚的排列和芯片的布局。有时采用稍微大点的FPGA封装能够降低板成本，因为它可以减少电路板的层数及其它的板加工限制。

PCB板上的一条高速信号路径，由一条板上迹线代表，其对中断非常敏感，如电路板层和电路板连接器之间的通孔。这些及其它中断都会降低信号的边缘速率，造成反射。因此，设计人员应该避免通孔和通孔根(via stub)。如果通孔是不可避免的，应让通孔引线尽可能地短。对差分信号进行布线时，让差分对的每一条路径使用一个相同结构的通孔；这就让通孔引起的信号中断处于共模中。如果可能的话，在常规通孔处使用盲孔。或使用反钻，因为通孔根的损耗导致的中断会更少。

为了改善时钟信号的信号完整性，应该遵循以下原则：

在时钟信号被发送到板上元件之前，尽可能将之保持在单个板层上；始终以一个平面作为最小参考面。

沿邻近接地平面的内层发送快速边缘信号，以控制阻抗，减小电磁干扰。

正确端结时钟信号，以把反射降至最小。

最好使用点对点时钟迹线。

图1：将串扰降至最低的指导原则。

某些FPGA，如Stratix II GX系列，带有支持数种I/O标准的片上串联端接电阻。这些片上电阻可被设置为25欧姆或50欧姆的单端电阻，支持LVTTL、LVCMOS和SSTL-18或SSTL-2单端I/O标准；此外，还支持100欧姆的LVDS和HyperTransport输入端片上差分匹配电阻。差分收发器I/O带有可编程为100、120或150欧姆的片上电阻，并可自动校准是反射最小化。

利用内部电阻代替外部器件对系统有好几个好处。片上端接可以消除引线的影响，并使传输线上的反射最小，从而提高信号完整性。片上端接还使所需的外部元件被减至最少，设计人员可以使用较少的电阻、较少的板线迹，减小板空间。这样一来，就可以简化版图，缩短设计周期，降低系统成本。由于板上元件较少，电路板可靠性也得以增强。

串扰抑制

电路板设计中，为了尽量减少串扰，微带线和带状线的布线可以遵循几种指导原则。对于双带线版图，布线是在两层内板上进行，两面都有一个电压参考面，这时最好所有邻近层板的导线都采用正交布线技术，尽量增大两个信号层之间的介质材料厚度，并最小化每个信号层与其邻近参考平面间的距离，同时保持所需要的阻抗。

微带线或带状线布线指导原则

线迹间距至少三倍于电路板布线层间介质层的厚度；最好使用仿真工具预先模拟其行为。

对临界高速网络用差分代替单端拓扑，以把共模噪声的影响减至最小。在设计限度内，尽量匹配差分信号路径的正负引脚。

减小单端信号的耦合效应，留有适当间隔(大于三倍的线迹宽度)，或者是在不同板层上布线(邻近层布线彼此正交)。此外，使用仿真工具也是满足间距要求的一个好办法。

把信号端接信号间的并行长度减至最短。

同时转换噪声

时钟和I/O数据速率提高时，输出转换次数相应减少，信号路径放电充电期间的瞬态电流随之增大。这些电流可能造成板级接地弹跳现象，即接地电压/Vcc瞬间上升/下降。非理想电源的大瞬态电流会导致Vcc的瞬间下降(Vcc下降或凹陷)。下面给出了几条很好的板设计规则，有助于减少这些同时转换噪声的影响。

图2：图为可用I/O被完全利用时推荐的信号、电源和接地层数目。

把不用的I/O引脚配置为输出引脚，并低电压驱动，以减小接地弹跳。

尽量减少同时转换输出引脚的数目，并使它们在整个FPGA I/O部分均匀分配。

不需要高边缘速率时，FPGA输出端选用低压摆率。

把Vcc安插到多层板的接地平面之间，以消除高速线迹对各层的影响。

把全部板层都用于Vcc和接地可使这些平面的电阻和电感最小，从而提供一个电容和噪声更低的低电感源，并在邻近这些平面的信号层上返回逻辑信号。

预加重、均衡

最先进的FPGA所具有的高速收发器能力，让它们成为高效的可编程系统级芯片元件，同时也为电路板设计人员带来了独特的挑战。一个关键问题，尤其与版图有关的，是与频率相关的传输损耗，主要由趋肤效应和介电损耗引起。当高频信号在导体表面(比如PCB迹线)传输时，由于导线的自感，就会产生趋肤效应。这种效应减小了导线的有效传导面积，削弱了信号的高频分量。介电损耗是由板层之间介质材料的电容效应所造成的。趋肤效应与频率的平方根成比例，而介电损耗与频率成比例；因此，介电损耗是高频信号衰减的主要损耗机制。

数据速率越高，趋肤效应和介电损耗就越严重。对1Gbps的系统，链路上信号电平的降低尚可接受，但在6Gbps的系统上就不能接受了。不过，现在的收发器具有发射器预加重(pre-emphasis)和接收器均衡(equalization)功能，可以补偿高频信道的失真。它们还可增强信号完整性，放宽线迹长度的限制。这些信号调节技术延长了标准FR-4材料的寿命，能支持更高的数据率。由于FR-4材料中的信号衰减，在以6.375Gbps的速率工作时，允许的迹线长度被限制在几英寸范围。而预加重和均衡功能可以将之延长到40多英寸。

某些高性能FPGA中集成有可编程预加重及均衡功能，如Stratix II GX器件，故其能采用FR-4材料，并放宽最大迹线长度等版图限制，降低电路板成本。预加重功能可有效提升信号的高频分量。Stratix II GX中的4抽头预加重电路能减小信号分量的散射(从一位扩散到另一位的空间)。预加重电路可提供最大500%的预加重，根据数据率、迹线长度和链路特性，每个抽头可被优化到最大16级。

Stratix II GX接收器包含一个增益级和线性均衡器，可补偿信号衰减。除了输入增益级之外，该器件还让电路板设计人员拥有最大17dB的均衡水平，可利用16个均衡器级中的任意一级来克服板损耗的问题。均衡和预加重功能可用于音乐会环境或用于单独优化特定链路。

在系统运行时，或者是在其插入到背板或其它底盘之后进行卡配置时，设计人员可以改变Stratix II GX FPGA中的预加重和均衡级。这就给予了系统设计人员自动把预加重和均衡级设置为预定值的灵活性。另外，根据板子被?入到底盘或背板上的哪一个插槽，也可以动态确定这些值。

EMI问题和调试

印制电路板引起的电磁干扰与电流或电压随时间的变化，以及电路的串联电感直接成比例。高效的电路板设计有可能把EMI最小化，但不一定完全消除。消除“入侵者”或“热”信号，以及适当参考接地平面发送信号，也有助于减少EMI。最后，采用当今市场很常见的表面贴装元件也是减少EMI的一种方法。

调试和测试复杂的高速PCB设计已越来越困难，因为某些传统的板调试方法，比如测试探针和“针床式(Bed-of-nails)”测试仪，可能不适用于这些设计。这种新型的高速设计可以利用具有系统内编程功能的JTAG测试工具和FPGA可能带有的内建自测试功能。设计人员应该使用相同的指导方针来设置JTAG测试时钟输入(TCK)信号作为系统时钟。此外，把一个器件的测试数据输出和另一个器件的测试数据输入之间的JTAG扫描链线迹长度减至最短也是相当重要的。

要利用嵌入式高速FPGA进行成功的设计，需要充沛的高速板设计实践，以及对FPGA功能的充分了解，如引脚安排、电路板材料和堆叠、电路板布局，以及终端模式等的了解。内建收发器的预加重 (pre-emphasis)和均衡功能的合理使用也很重要。上述几点结合起来就可以实现一个具有稳定的可制造性的可靠设计。所有这些因素的仔细考量，加上正确的仿真和分析，就可以把电路板原型中发生意外的可能性降至最小，并将有助于减轻电路板开发项目的压力。