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图1 ISE工具完成系统同步接口的输入偏移约束设计

另一个非常重要的接口应用是源同步接口的输入时序分析和约束，如图2所示。

图2 源同步接口的时序输入分析和示意

这是一个典型的源同步系统设计范例，系统时钟只在发送器件中使用。源同步系统在发送器件中重新产生了时钟，与数据一起送出。为了尽可能减小时钟与数据的延时偏差，时钟线在板子上的布线与数据线一致。所以最小周期只取决于接受器件和噪声干扰，因此源同步系统可以运行在较高的速度下，典型的应用就是DDR接口。因为时钟是为发送数据重新产生的，所以可能有几种时钟对齐的模式。图3（a）所示是一个理想的边沿对齐的DDR源同步接口。在这种情况下，第1个数据叫做“上升数据”，和时钟上升延是一起开始的；第2个数据叫做“下降数据”，是和时钟下降沿一起开始的。因为数据和时钟沿是对齐的，所以这种接口就叫做“边沿对齐”。因为两个数据在一个时钟周期内发出，所以这种接口叫做“双数据率接口”（DDR）。图3（b）所示是一个理想的中间对齐DDR源同步接口，图中的第1个数据叫做“上升数据”，在时钟上升延时之前就开始了，时钟上升沿正好位于数据中间；第2个数据叫做“下降数据”，在时钟下降沿之前开始，时钟下降沿正好位于数据中间。因为时钟沿在数据中间，所以叫做“中间对齐”。

图3 时钟对齐模式