一种基于FPGA的帧同步提取方法的研究(EP20K400EBC652

在可靠的通信系统中，要保证接收端能正确解调出信息，必须要有一个同步系统，以实现发送端和接收端的同步，因此同步提取在通信系统中是至关重要的。一个简单的接收系统框图如图１所示。

本文介绍一种基于现场可编程门阵列（ＦＰＧＡ）的同步方案。ＦＰＧＡ是与传统ＰＬＤ不同的一类可编程ＡＳＩＣ，它是将门阵列的通用结构与ＰＬＤ的现场可编程特性结合于一体的新型器件，最早由美国Ｘｉｌｉｎｘ公司于１９８５年推出。ＦＰＧＡ具有集成度高、通用性好、设计灵活、开发周期短、编程方便、产品上市快捷等特点，它的门数可达１００万门以上。近年来，ＦＰＧＡ在系统的硬件设计方面得到了广泛的应用。

１ 同步序列码

本文介绍的帧同步提取是在每一帧的前面加扩频码，该扩频码必须具有良好的自相关性和互相关特性。表１是ｍ序列码和Ｇｏｌｄ系列码的性能比较，从表中可以看出，ｍ序列码的自相关性和互相关特性要比Ｇｏｌｄ系列码好得多，ｍ序列码作为同步头具有较强的抗干扰能力和较低的截获概率，而且长的ｍ序列更容易在一定的强噪声中被提取，这样就能够充分保证数据的正常通信。因此相对于Ｇｏｌｄ系列码来说，ｍ序列码更适合于作为同步头。本文的同步序列码指的是Ｍ序列码，Ｍ序列码是由ｍ序列码得到的，即在相应的ｍ序列码后补零，用以实现ＰＮ码的相等匹配，因为对应ｍ序列码来说，１的个数总是比０的个数多一个。 利用相关法，在同步头没有来临之时，其相关峰比较低；如果数据中的同步头和本地同步头完全对齐，那么就能够出现大的相关峰值，但这个峰值可能不会达到理论值，这是因为在数据传输中，数据流包括同步头都要受到噪声的干扰。因此，同步提取还要看同步是在一个什么样的噪声环境中才能良好工作。本文介绍的是长度为１２８的Ｍ序列码作为同步头的同步提取方法。之所以取长度为１２８的ＰＮ码作为同步信息，一方面是考虑到同步提取的复杂性要求同步信息不能太长，另一方面是要满足相关峰值尽可能的大，长度为１２８的ＰＮ码可以提供２１ｄＢ的处理增益，这使得在一定的噪声背景下仍然可以提取到相关峰值。 图２是在信噪比为０ｄＢ下的相关情况。可以看出在０ｄＢ下长度为１２８的Ｍ序列码作为同步头的相关特性是良好的。图３是在信噪比为－７ｄＢ的情况下做的仿真。可以发现，由噪声所产生的相关峰增高，有超过最高相关峰的趋势。经过实验，信噪比继续降低时，真正的相关峰就会被噪声所产生的相关峰淹没，这样就不能提取出相关峰。因此，同步提取要考虑噪声的影响。

２ 同步提取原理

本文介绍的帧同步提取是在每一帧的前面加上长度为１２８位的ＰＮ码作为帧头数据（如图４所示），然后根据这些帧头数据的相关性提取相关峰值，帧头数据必须具有良好的自相关性和互相关性，当和本地码完全相同时其相关峰最大。

假设ＰＮ码为ｐ（ｎ），经Ａ／Ｄ采样后第ｎ个采样点的数据是ｄａｔａ（ｎ），噪声是Ｎ（ｎ），那么ｄａｔａ（ｎ）和ＰＮ码之间的循环互相关函数为：?

Ｒdp（ｋ）＝ｄａｔａ（ｎ）·ｐ（ｋ＋ｎ）?? （１）?

式中，Ｌ是ＰＮ码的长度。当ｄａｔａ（ｎ）正好与ＰＮ码对齐，即ｄａｔａ（ｎ）＝ｐ（ｎ）＋Ｎ（ｎ）时，有：
?
Ｒdp（ｋ）＝Σ[ｐ（ｎ）＋Ｎ（ｎ）]·ｐ（ｋ＋ｎ）?
＝ΣＮ（ｎ）·ｐ（ｋ＋ｎ）＋Σｐ（ｎ）·ｐ（ｋ＋ｎ）?（２）

由于Ｎ（ｎ）与ＰＮ是互不相关的，因此（２）式的前半部分相关值很小；而对于（２）式的后半部分，当其与本地的ＰＮ码完全对应，即ｐ（ｎ）＝ｐ（ｋ＋ｎ）时，Ｒdp（ｋ）将得到最大相关值。对于Ｌ＝１２８的ＰＮ码，将会有一个２１ｄＢ增益的相关峰，因此可以提取到明显的相关峰。

由以上分析可以看出，在同步相关提取的实现当中要用到反向器和乘法器，电路复杂，用ＦＰＧＡ设计必然会占很大的资源。经过研究分析并参考其它文献资料，这里采用补码配对相减匹配滤波法，仅利用减法器和加法器即可，不仅使电路设计简单，而且使电路得到极大的优化。在同步信息的复接部分用的帧头信息是一个１２８位的Ｍ序列码，而在同步提取部分用的则是该序列码的镜像码。

假设帧同步复接部分的同步头Ｍ序列码是：

１００００１０１１０／００１０１１１０１０／１１０１１０００００／１１００１１０１０１／００１１１００１１１／１０１１０１００００／１０１０１０１１１１／１０１００１０１００／０１１０１１１０００／１１１１１１１０００／０１１１０１１１１０／０１０１１００１００／１０００００００

而同步头Ｍ序列码的镜像码则为：

０００００００１／００１００１１０１０／０１１１１０１１１０／０００１１１１１１１／０００１１１０１１０／００１０１００１０１／１１１１０１０１０１／００００１０１１０１／１１１００１１１００／１０１０１１００１１／０００００１１０１１／０１０１１１０１００／０１１０１００００１

对镜像之后的本地码先进行编号，按照顺序依次从１编到１２８。第一位数字０编为１，第二位数字０编为２，第三位数字编为３．．．．．．。在镜像本地码中，第一个出现数字１的位置编号为８，第二个出现数字１的位置编号为１１．．．．．．。依次做以下配对：

其中的映射关系是：ａ→１０，ｂ→２０，ｃ→３０，ｄ→４０，ｅ→５０，ｆ→６０，ｇ→７０，ｈ→８０，ｉ→９０，ｊ→１００，ｋ→１１０，ｌ→１２０

在同步头中，既可以用符号１表示电平系数＋１，用符号０表示电平系数－１，也可以用符号１表示电平系数－１，用符号０表示电平系数＋１。本文采用符号０表示电平系数＋１，用符号１表示电平系数－１。

配对之后，对各个组合对应的输入移位样点数据做补码减法运算。例如在组合（１，８）中，当样点数据进入移位寄存器时，将对应移位寄存器中的并行第一位输出作为被减数，第８位输出作为减数。其它组合类似。当样点数据中的同步头完全进入移位寄存器时，那么对应并行输出的第一位应该是正值，而第８位对应的是负值。两个输出做补码相减。正值减去一个负值，输出得到一个更大的数值。这时，只有增加运算的位数，才能得到正确的运算结果。

对１２８个编号可以做６４个配对，这就需要６４个减法器。６４个减法运算同时进行，有６４个输出结果。然后利用３２个加法器对６４个数值进行加法运算。逐级进行相加运算，最后得到一个相关峰值。假设ｄａｔａ（ｎ）是１６ｂｉｔ的信息数据，在逐级相加运算当中，不是直接采用这１６位进行补码减法和补码加法运算，而是随着一级级的相加运算，位数也一位一位地增加。这样就优化了电路，节省了ＦＰＧＡ资源。

假设一个码元采样８个点，经Ｉ、Ｑ分路（以ＱＰＳＫ调制为例）之后，每一正交路为４个点。相对于（１，８）配对，在第一个补码配对减法器中对应的是{ｔ１３，ｔ１[３．．０]}和{ｔ８３，ｔ８[３．．０]}；相对应（２，１１）配对，在电路中对应的是{ｔ２３，ｔ２[３．．０]}和{ｔａ１３，ｔａ１[３．．０]}；依此类推。

下面有必要分析一下为什么要表示成{ｔ１３，ｔ１[３．．０]}的形式。在补码运算中，由０１０１－１１０１＝０１０１＋００１０＋０００１＝０１１１＋０００１可以看到０１１１＋０００１的和值是一个更大的正值，是不能用４位表示的，因为这个时候和值本应为１０００，表示结果８（十进制），而在补码中却为－８。如果将补码的头一位都进行重复，使其变为５位，就可完全避免这种情况的发生。例如：

００１０１－１１１０１＝００１０１＋０００１０＋００００１＝００１１１＋００００１＝０１０００
１１０００－００１１１＝１１０００＋１１０００＋００００１＝１００００＋００００１＝１０００１ 通过这样的一个变换，即不会产生溢出，也不会产生错误，保证了电路进行逐级运算的正确性。

对应１２８长的同步头，一个码元采样８个点，经Ｉ、Ｑ分路，每一正交路为４个点，每一路上为１２８×４＝５１２个样点。采用并行处理，在数据来到之时，分成四路，每一路做一个匹配滤波器，这样可以直接由每个码元对应的样点组成匹配滤波器。将四个匹配滤波器产生的相关值比较出最大值，再和后边门限比较，超过门限，即作为同步信号。同步提取的流程如图５所示。

３ 仿真结果

同步相关峰的仿真（利用Ｑｕａｒｔｕｓ２．１软件）如图６和图７所示，ｃｌｋ是输入时钟，ｉｎ是输入数据，ｓｃｌｒ是清零信号，ｏｕｔ是输出信号。

用Ｑｕａｒｔｕｓ２．１软件编译适配，一片ＡＰＥＸ ＥＰ２０Ｋ４００ＥＢＣ６５２－１ＸEP20K400EBC652-1X只用了百分之三十的逻辑单元就可以实现同步提取。

一个完整的帧同步系统的工作状态包括两种，即捕获状态和锁定状态，并且在一定条件下使它们互相间能自动切换。当帧同步信号捕捉到时，帧同步系统应立即由捕捉状态转换到锁定状态。同步提取完成后，只是完成了初始同步，即同步捕获，还要进行同步锁定，以防止假同步和漏同步的发生。限于篇幅，这儿仅仅讨论了初始同步的实现。 通过对帧同步提取的ＦＰＧＡ实现可以看出，补码配对相减匹配滤波法是一个很有效的方法。它提供了一种将扩频码作为同步信息进而实现帧同步提取的方法，并且在很大程度上节约了ＦＰＧＡ的内部资源。这儿只是介绍了Ｍ序列码作为同步头的实现方案，对于ｍ序列码作为同步头的实现，只要稍微做一下修改，即加一些相应的延时单元就可以实现。