基于FPGA的雷达恒虚警模块的设计

摘 要： 恒虚警处理技术可以使雷达在保持较高发现概率的同时，降低虚警概率。为了提高机载雷达在杂波与噪声背景条件下发现目标的能力，针对复杂统计模型应用的局限性，提出了一种基于FPGA的恒虚警模块的设计思想，并在软件平台环境下，对设计方法的可行性进行了仿真验证。
关键词： 恒虚警检测；FPGA；GO-CFAR算法；模块

当前，雷达面临强烈的电子干扰以及各种各样的噪声和杂波干扰，在复杂背景条件下的恒虚警率(CFAR)检测一直是雷达信号处理研究的热点和难点问题，而机载雷达采用的多工作模式及其所处的复杂的地、海杂波环境使CFAR检测面临的困难尤为突出。因此对雷达回波的CFAR处理技术的研究也极其重要。
由于实际的目标检测可能面临种类多样的地物覆盖类型，因此对描述杂波统计特性的统计分布模型提出了很高的要求。简单的统计模型对地物覆盖类型的建模能力不足，影响检测的精度；复杂的统计模型对地物覆盖类型的建模能力较高，相应的检测精度较高，但由于其参数估计困难，计算量较大，导致算法的实用性大打折扣。
本文设计了一种基于FPGA的恒虚警检测模块，解决复杂的统计模型中参数估计困难且计算量大的问题。
1 CFAR检测算法
雷达所面临的杂波都是由天线波束照射内的大量散射单元的散射信号叠加而成，因此可以认为这些杂波是近似高斯分布的，杂波回波经幅度检波后，幅度概率密度符合瑞利分布：

为了减小边缘效应的影响，对单元平均恒虚警检测器进行了改进，提出了两侧单元平均选大(GO-CFAR)恒虚警检测器[4]。GO-CFAR算法的基本流程如图1所示。输入信号包括检测单元Y和2n个参考单元。参考单元位于检测单元两侧，前后各n个。保护单元主要用在单目标情况下，防止目标能量泄漏到参考单元影响检测效果。ε为总的杂波功率水平的估计，是选取前面n个参考单元和与后面n个参考单元之和中的大者作为ε，K为标称化因子，它和ε的乘积作为参考门限电平。当检测单元的值超过K×ε时，认为有目标；反之，认为无目标[5]。

2 CFAR检测模块的FPGA实现
2.1 CFAR总体设计框图
在所设计的检测模块中，FPGA大体上可以分为求均值模块、目标判决模块、目标结果报告模块，如图2 所示。首先FPGA完成对输入数据的求均值，数据进来以后通过一个加法器计算参考窗的部分和，并对先得到的参考窗部分和进行延时，使其能够与后面的参考窗部分和同时到达比较选大器。然后下面的测试单元也经过延时后与比较器选出来的较大的数即检测门限同时进入判决器，判断是否存在目标。如果有目标存在，则输出高电平；如果没有发现目标，则输出低电平然后将结果输出保存。

2.2 CFAR各模块设计
(1)求均值模块
求均值模块在FPGA中的原理图如图3所示，在经过前级解调、脉压、目标检测等处理后数据din首先经过一个加法器cfaradd。cfaradd有三个输入端口，在设计框图中需要注意的是加法器上的减号端口。这个减号端口的输入，就是为了在计算新参考窗的部分和时，从上一个参考窗的部分和中减去最旁边的那个数据单元。所以可以看到输入需要经过延时，而这个延时的大小取决于参考窗的长度。至于cfaradd的另外两个输入端口，一个是新输入的数据单元，另一个则是上一次的加法器和的反馈输入。

另外在完成求均值模块设计时加进去三个延时模块，每个延时模块的功能都不一样，下面做简单的介绍。
shift1作用是对输入数据延时，以保证在计算下一个参考窗的部分和时，正好到达加法器带减号的输入端口。因为加法器是每个时钟周期输出一个结果，这样延时的时钟周期数就是参考窗的长度。
shift2的目的是为了保证右窗与左窗同时到达比较器模块。由于待测试的数据是依次输入的，这样就会导致参考右窗的部分和先得到，而左窗的部分和还在计算中，为了保证两者同时到达比较器，就需要对首先得到的参考右窗部分和进行延时。同时计算输出结果Gate_bf到目标判决模块。
这里延时周期数的计算相对比较复杂，不仅要考虑参考窗的大小，同时还需要考虑保护单元的数目，然后还需加上测试单元本身，才能得到最后的延时周期数。假设参考窗的长度为N，保护单元的数目为L，再加上一个测试单元，即可以得到shift2延时周期数为N+L+1。
shift3的作用是为了保证测试单元Test与cfaradd的输出Gate_bh能够同时到达判决模块，通过测试单元与测试门限的比较，来判断目标是否存在。这个延时模块由三部分组成：测试单元自身，为一个时钟周期；保护单元数的一半L/2；比较器的延时。三者之和即为shift3的延时周期数。
(2)目标判决模块
在目标判决模块中，一个是测试单元延迟，另一个则是比较器的选大。首先，需要计算判断目标的测试门限。测试门限的计算也比较简单，将比较器得到的选大平均值乘以一个门限系数即可，这个门限系数根据不同情况有一定的差别，在选大恒虚警算法中，这个系数一般可以选2～5。得到了门限值后，只需要将测试单元与其比较大小即可。如果测试单元的值大于测试门限，则认为存在目标。目标判决模块在FPGA中的设计原理如图4所示。