TD-LTE系统中数据转存技术的研究及实现

摘 要： 基于对TD-LTE系统中数据存储及传输技术的研究及分析，提出了一种下行链路处理的系统实现方案，并在Virtex-5系列FPGA芯片中完成DDR2 SDRAM控制器的设计及优化。该技术方案应用于TD-LTE无线综合测试仪中，完成下行链路大容量高速数据的接收和发送，实现硬件资源共享，其处理速度和数据精度满足TD-LTE测试要求。
关键词： TD-LTE；Virtex-5；DDR2 SDRAM；资源共享

TD-LTE无线终端测试平台以FPGA+DSP+ARM为核心，TD-LTE系统中下行基带OFDM信号生成在FPGA中处理。考虑到FPGA要处理其他算法和逻辑控制，且内部存储器容量有限，所以大容量的基带OFDM信号生成后，需要应用DDR2 SDRAM存储，然后通过射频发送。下行物理信道的一般处理流程如图1所示[1]。
图1所示为下行物理信道的基带信号生成一般流程：首先，将物理信道上传输的每一个码字中的编码比特进行加扰、调制、层映射、预编码后生成复值调制符号，其次将其映射到资源粒子上，最后在每一个天线端口上产生时域OFDM基带信号。

以前的文献大多以研究DDR2 SDRAM内部指令处理和对接口信号完整性及内部结构进行分析为主，文献[2]主要针对后期流水线视频处理的DDR2 SDRAM控制器的设计，而在TD-LTE系统中DDR2 SDRAM控制器设计及优化的文献资料较少。本文以TD-LTE无线综合测试仪为平台，以研究DDR2 SDRAM 控制器的设计为基础，实现DDR2 SDRAM正确转存大容量数据，并验证调试及优化。
1 系统框架
在TD-LTE无线终端综合测试仪的基带板设计中，ARM支持的接口比较丰富，主要用于完成操作系统及协议、应用等功能；DSP芯片实现配置功能，完成物理层流程及主要算法，充分发挥其寻址方式灵活、通信机制强大的优点；由FPGA芯片并行处理数据量大、重复性强、速度要求高的数字信号。TD-LTE物理层开发平台中FPGA应用框架如图2所示。

根据系统结构中的逻辑任务划分，Turbo译码、同步控制、解预编码、Viterbi译码、OFDM基带信号生成和系统定时等算法都在FPGA中完成，内部运用高级高性能总线（AHB）实现各个模块连接。本文主要研究网络端下行发送链路中DDR2 SDRAM的应用。首先，DSP发送资源映射后的数据，经过多通道缓冲串口（McBSP）发送给FPGA，在FPGA内部，按照TMS320C6455芯片的McBSP协议，利用Verilog HDL语言模拟一个McBSP接口，完成数据接收；然后，调用IFFT模块生成基带信号，DDR2控制器模块控制基带信号写入DDR2 SDRAM；最后，在控制读出使能信号拉高后，从DDR2 SDRAM中控制读出，传送到RF控制模块，数据经过数/模转换，从射频发送出去，这样就完成了下行OFDM基带信号的发送流程。从射频接收数据，完成解基带信号过程，数据接收过程与发送基带信号类似，只是数据传输方向相反。