基于数据复制和数字上变频的高速信号的产生

摘 要： 利用IQ数字上变频器AD9957，将高速DSP产生的基带信号上变到中频，再用混频器将中频变到需要的微波频段。对于基带信号的产生，高速存储器的数据复制和数字上变频技术是关键。对杂散和杂散抑制进行了分析。经过测试，本系统能够产生单音、多音和线性调频信号，调频中心频率达4.3 GHz，带宽大于10 MHz。
关键词： DSP; FPGA; 存储器复制技术; 正交数字上变频

在信号产生技术中，数字信号由于其控制灵活，便于集成等优点已广泛用于现代通信设备、雷达信号产生和科研教学等仪器中。由于受频率精度、稳定度和动态范围的制约，提高数字信号中频率调制速度是难点，也是高速调制信号源的技术瓶颈。直接数字频率合成(DDS)技术具有频率切换快、分辨率高、频率和相位易于控制等特点，广泛用于信号产生技术中[1-2]。存储器数据的复制[3]和IQ数字上变频技术对于基带变到中频， 具有非常灵活可调的优势[1-2，4]。本信号产生系统即是对DSP、FPGA、DDS、存储器的数字复制、数字上变频以及微波变频技术的综合集成。
1 系统硬件方案
ADI公司的器件AD9957内置了DDS、IQ数字上变频器和刷新率高达1 GHz的14位高速DA，可直接产生最高400 MHz的输出信号，本系统用为上变频芯片。计算和控制采用高速DSP TMS320C6416T;高速接口采用了ALTERA公司的FPGA EP2S30F672I4N，内嵌较大容量的双口RAM，存储器的数据复制即在FPGA中进行。由于输出信号达到更高的微波频段，后端的微波变频组件是必须的。
图1为本系统硬件组成框图,主要由DSP控制器、FPGA高速接口、AD9957数字上变频和后端微波组件四部分组成。DSP控制器负责大量的信号产生所需的计算和对FPGA的数据传输，并对上位机通过RS232接口传来的命令进行解释和执行,通过SPI串口控制AD9957；FPGA高速接口完成高速数据的存储和复制，实现并口和SPI串口的时序管理；AD9957器件完成IQ数字上变频和D/A转换，D/A输出直接到中频，同时可选择地实现sinc滤波功能；后端的微波组件则完成输出信号的上变频和功率放大,以达到4.3 GHz的中心频率的微波频段。

2 系统工作原理
如图1所示，从PC机发向DSP的串口命令包括信号样式、频段码、带宽和频率码等，DSP控制器根据接收到的命令将频率和带宽解析成基带信号相关的参数，并计算出基带信号的18 bit并行数据流，传送给FPGA内部的双口RAM。同时DSP将频段信息通过SPI同步串口送到AD9957，以控制AD9957内的DDS。当DSP完成18 bit并行数据流传到双口RAM后，FPGA则将该RAM内的数据以一固定的高速时钟频率重复地复制输出到AD9957。AD9957将该18 bit数据流分成IQ两路，与内部的DDS一起完成数字上变频,后通过14 bit D/A将该数据流输出中频信号。后端再经过一个4.1 GHz的本振将该信号变到4.3 GHz的微波段。整个信号产生最关键的是基带信号的复制和IQ数字上变频两个过程，同时产生的数据必须作杂散抑制处理,才能获得高分辨的信号。
2.1 基带信号的存储与复制
高速18 bit并行数据的存储和复制均在FPGA内部进行，存储器采用FPGA上的同步双口RAM资源ALTSYNCRAM，数据存储和复制电路如图2所示。DSP的计算数据由地址A[14..0]和数据D[17..0]总线通过并行接口控制器、片选CS及写时钟WCLK写入到双口RAM中即完成数据的存储，并行接口控制器主要解决DSP的EMIF外设接口与同步双口RAM之间的时序匹配问题。

信号复制的关键在于读地址发生器，由于读出的数据流要直接形成输出信号，所以对时序要求非常苛刻，读时钟必须同后端的数字变频和D/A时钟严格同步，故图2中的读时钟RCLK来自器件AD9957。读地址由一个高速向上计数器产生，由读时钟RCLK来触发，计数器到顶自动溢出归零并重新向上计数，如此重复往返，即完成信号的复制输出。
由于使用了双口RAM，读写时钟完全独立，写时钟由DSP提供，需要刷新时才写入，所以实时性并不高，减轻了DSP的总线处理难度。而读数据必须实时进行，否则会影响信号产生质量。
2.2 IQ数字上变频
　数字上变频在AD9957中进行[4]，同时进行查值、sinc滤波等功能，如图3所示。双口RAM中的数据按I和Q交替存放，AD9957内有一个格式转化器自动将IQ数据流转成独立的I路和Q路。如此，实际基带数据长度N是存储器长度的一半。


从式(4)、式(5)的输出结果看，所得频率即为基带与本振的叠加，实现了边带数字上变频，而下边带由于IQ调制后相加被相互抵消了。值得一提的是，IQ变频因为在数字域进行，对本振的泄漏非常小，不必考虑IQ两路幅度的不平衡引起的泄漏。因此对DDS可以在其能力范围内任意设置，甚至可以将本振设置到带内，这样在输出频率一定的情况下，本振越高，基带的信号就要求越低，也就是前端并口数据流的速度要求更低一些，相应地减轻了DSP的总线处理难度。从式(4)、式(5)看，IQ调制不存在下边带，即下变频成分。但是实际由于IQ两路不完全对称，仍然存在不同程度的镜像对称频率，这需要设计和调试时充分考虑。
2.3 信号的杂散分析与抑制