掌握IC封装的特性以达到最佳EMI抑制性能

将去耦电容直接放在IC封装内可以有效控制EMI并提高信号的完整性，本文从IC内部封装入手，分析EMI的来源、IC封装在EMI控制中的作用，进而提出11个有效控制EMI的设计规则，包括封装选择、引脚结构考虑、输出驱动器以及去耦电容的设计方法等，有助于设计工程师在新的设计中选择最合适的集成电路芯片，以达到最佳EMI抑制的性能。

现有的系统级EMI控制技术包括：

电路封闭在一个Faraday盒中(注意包含电路的机械封装应该密封)来实现EMI屏蔽；

电路板或者系统的I/O端口上采取滤波和衰减技术来实现EMI控制；

现电路的电场和磁场的严格屏蔽，或者在电路板上采取适当的设计技术严格控制走线和电路板层(自屏蔽)的电容和电感，从而改善EMI性能。

　　　　EMI控制通常需要结合运用上述的各项技术。一般来说，越接近EMI源，实现EMI控制所需的成本就越小。上的集成电路芯片是EMI最主要的能量来源，因此如果能够深入了解集成电路芯片的内部特征，可以简化和系统级设计中的EMI控制。

　　板级和系统级的设计工程师通常认为，它们能够接触到的EMI来源就是。显然，在设计层面，确实可以做很多的工作来改善EMI。然而在考虑EMI控制时，设计工程师首先应该考虑IC芯片的选择。集成电路的某些特征如封装类型、偏置电压和芯片的工艺技术(例如CMOS、ECL、TTL)等都对电磁干扰有很大的影响。本文将着重讨论这些问题，并且探讨IC对EMI控制的影响。

1、EMI的来源

　　数字集成电路从逻辑高到逻辑低之间转换或者从逻辑低到逻辑高之间转换过程中，输出端产生的方波信号频率并不是导致EMI的唯一频率成分。该方波中包含频率范围宽广的正弦谐波分量，这些正弦谐波分量构成工程师所关心的EMI频率成分。最高EMI频率也称为EMI发射带宽，它是信号上升时间而不是信号频率的函数。计算EMI发射带宽的公式为：

F=0.35/Tr

　　其中：F是频率，单位是GHz；Tr是单位为ns(纳秒)的信号上升时间或者下降时间。

　　从上述公式中不难看出，如果电路的开关频率为50MHz，而采用的集成电路芯片的上升时间是1ns，那么该电路的最高EMI发射频率将达到350MHz，远远大于该电路的开关频率。而如果IC的上升时间为500ps，那么该电路的最高EMI发射频率将高达700MHz。众所周知，电路中的每一个电压值都对应一定的电流，同样每一个电流都存在对应的电压。当IC的输出在逻辑高到逻辑低或者逻辑低到逻辑高之间变换时，这些信号电压和信号电流就会产生电场和磁场，而这些电场和磁场的最高频率就是发射带宽。电场和磁场的强度以及对外辐射的百分比，不仅是信号上升时间的函数，同时也取决于对信号源到负载点之间信号通道上电容和电感的控制的好坏，在此，信号源位于板的IC内部，而负载位于其它的IC内部，这些IC可能在上，也可能不在该上。为了有效地控制EMI，不仅需要关注IC芯片自身的电容和电感，同样需要重视上存在的电容和电感。

　　当信号电压与信号回路之间的耦合不紧密时，电路的电容就会减小，因而对电场的抑制作用就会减弱，从而使EMI增大；电路中的电流也存在同样的情况，如果电流同返回路径之间耦合不佳，势必加大回路上的电感，从而增强了磁场，最终导致EMI增加。换句话说，对电场控制不佳通常也会导致磁场抑制不佳。用来控制电路板中电磁场的措施与用来抑制IC封装中电磁场的措施大体相似。正如同设计的情况，IC封装设计将极大地影响EMI。

　　电路中相当一部分电磁辐射是由电源总线中的电压瞬变造成的。当IC的输出级发生跳变并驱动相连的线为逻辑“高”时，IC芯片将从电源中吸纳电流，提供输出级所需的能量。对于IC不断转换所产生的超高频电流而言，电源总线始于上的去耦网络，止于IC的输出级。如果输出级的信号上升时间为1.0ns，那么IC要在1.0ns这么短的时间内从电源上吸纳足够的电流来驱动上的传输线。电源总线上电压的瞬变取决于电源总线路径上的电感、吸纳的电流以及电流的传输时间。电压的瞬变由下面的公式所定义：

V=Ldi/dt， 其中：L是电流传输路径上电感的值；di表示信号上升时间间隔内电流的变化；dt表示电流的传输时间(信号的上升时间)。

　　由于IC管脚以及内部电路都是电源总线的一部分，而且吸纳电流和输出信号的上升时间也在一定程度上取决于IC的工艺技术，因此选择合适的IC就可以在很大程度上控制上述公式中提到的所有三个要素。

2、IC封装在电磁干扰控制中的作用

　　IC封装通常包括：硅基芯片、一个小型的内部以及焊盘。硅基芯片安装在小型的上，通过绑定线实现硅基芯片与焊盘之间的连接，在某些封装中也可以实现直接连接。小型实现硅基芯片上的信号和电源与IC封装上的对应管脚之间的连接，这样就实现了硅基芯片上信号和电源节点的对外延伸。贯穿该IC的电源和信号的传输路径包括：硅基芯片、与小型之间的连线、走线以及IC封装的输入和输出管脚。对电容和电感(对应于电场和磁场)控制的好坏在很大程度上取决于整个传输路径设计的好坏。某些设计特征将直接影响整个IC芯片封装的电容和电感。

　　首先看硅基芯片与内部小电路板之间的连接方式。许多的IC芯片都采用绑定线来实现硅基芯片与内部小电路板之间的连接，这是一种在硅基芯片与内部小电路板之间的极细的飞线。这种技术之所以应用广泛是因为硅基芯片和内部小电路板的热胀系数(CTE)相近。芯片本身是一种硅基器件，其热胀系数与典型的材料(如环氧树脂)的热胀系数有很大的差别。如果硅基芯片的电气连接点直接安装在内部小上的话，那么在一段相对较短的时间之后，IC封装内部温度的变化导致热胀冷缩，这种方式的连接就会因为断裂而失效。绑定线是一种适应这种特殊环境的引线方式，它可以承受大量的弯曲变形而不容易断裂。

　　采用绑定线的问题在于，每一个信号或者电源线的电流环路面积的增加将导致电感值升高。获得较低电感值的优良设计就是实现硅基芯片与内部之间的直接连接，也就是说硅基芯片的连接点直接粘接在的焊盘上。这就要求选择使用一种特殊的板基材料，这种材料应该具有极低的CTE。而选择这种材料将导致IC芯片整体成本的增加，因而采用这种工艺技术的芯片并不常见，但是只要这种将硅基芯片与载体直接连接的IC存在并且在设计方案中可行，那么采用这样的IC器件就是较好的选择。

　　一般来说，在IC封装设计中，降低电感并且增大信号与对应回路之间或者电源与地之间电容是选择集成电路芯片过程的首选考虑。举例来说，小间距的表面贴装与大间距的表面贴装工艺相比，应该优先考虑选择采用小间距的表面贴装工艺封装的IC芯片，而这两种类型的表面贴装工艺封装的IC芯片都优于过孔引线类型的封装。　　BGA封装的IC芯片同任何常用的封装类型相比具有最低的引线电感。从电容和电感控制的角度来看，小型的封装和更细的间距通常总是代表性能的提高。

　　引线结构设计的一个重要特征是管脚的分配。由于电感和电容值的大小都取决于信号或者是电源与返回路径之间的接近程度，因此要考虑足够多的返回路径。

　　电源和地管脚应该成对分配，每一个电源管脚都应该有对应的地管脚相邻分布，而且在这种引线结构中应该分配多个电源和地管脚对。这两方面的特征都将极大地降低电源和地之间的环路电感，有助于减少电源总线上的电压瞬变，从而降低EMI。由于习惯上的原因，现在市场上的许多IC芯片并没有完全遵循上述设计规则，然而IC设计和生产厂商都深刻理解这种设计方法的优点，因而在新的IC芯片设计和发布时IC厂商更关注电源的连接。

　　理想情况下，要为每一个信号管脚都分配一个相邻的信号返回管脚(如地管脚)。实际情况并非如此，即使思想最前卫的IC厂商也没有如此分配IC芯片的管脚，而是采用其它折衷方法。在BGA封装中，一种行之有效的设计方法是在每组八个信号管脚的中心设置一个信号的返回管脚，在这种管脚排列方式下，每一个信号与信号返回路径之间仅相差一个管脚的距离。而对于四方扁平封装(QFP)或者其它鸥翼(gull wing)型封装形式的IC来说，在信号组的中心放置一个信号的返回路径是不现实的，即便这样也必须保证每隔4到6个管脚就放置一个信号返回管脚。需要注意的是，不同的IC工艺技术可能采用不同的信号返回电压。有的IC使用地管脚(如TTL器件)作为信号的返回路径，而有的IC则使用电源管脚(如绝大多数的ECL器件)作为信号的返回路径，也有的IC同时使用电源和地管脚(比如大多数的CMOS器件)作为信号的返回路径。因此设计工程师必须熟悉设计中使用的IC芯片逻辑系列，了解它们的相关工作情况。

　　IC芯片中电源和地管脚的合理分布不仅能够降低EMI，而且可以极大地改善地弹反射(ground bounce)效果。当驱动传输线的器件试图将传输线下拉到逻辑低时，地弹反射却仍然维持该传输线在逻辑低阈值电平之上，地弹反射可能导致电路的失效或者故障。

　　IC封装中另一个需要关注的重要问题是芯片内部的设计，内部通常也是IC封装中最大的组成部分，在内部设计时如果能够实现电容和电感的严格控制，将极大地改善设计系统的整体EMI性能。如果这是一个两层的板，至少要求板的一面为连续的地平面层，板的另一层是电源和信号的布线层。更理想的情况是四层的板，中间的两层分别是电源和地平面层，外面的两层作为信号的布线层。由于IC封装内部的通常都非常薄，四层板结构的设计将引出两个高电容、低电感的布线层，它特别适合于电源分配以及需要严格控制的进出该封装的输入输出信号。低阻抗的平面层可以极大地降低电源总线上的电压瞬变，从而极大地改善EMI性能。这种受控的信号线不仅有利于降低EMI，同样对于确保进出IC的信号的完整性也起到重要的作用。

3、其它相关的IC工艺技术问题

　　集成电路芯片偏置和驱动的电源电压Vcc是选择IC时要注意的重要问题。从IC电源管脚吸纳的电流主要取决于该电压值以及该IC芯片输出级驱动的传输线(线和地返回路径)阻抗。5V电源电压的IC芯片驱动50Ω传输线时，吸纳的电流为100mA；3.3V电源电压的IC芯片驱动同样的50Ω传输线时，吸纳电流将减小到66mA；1.8V电源电压的IC芯片驱动同样的50Ω传输线时，吸纳电流将减小到36mA。由此可见，在公式V=Ldi/dt中，驱动电流从100mA减少到36mA可以有效地降低电压的瞬变V，因而也就降低了EMI。低压差分信号器件(LVDS)的信号电压摆幅仅有几百毫伏，可以想象这样的器件技术对EMI的改善将非常明显。

　　电源系统的去耦也是一个值得特别关注的问题。IC输出级通过IC的电源管脚吸纳的电流都是由电路板上的去耦网络提供的。降低电源总线上电压下降的一种可行的办法是缩短去耦电容到IC输出级之间的分布路径。这样将降低“Ldi/dt”表达式中的“L”项。由于IC器件的上升时间越来越快，在设计板时唯一可以实施的办法是尽可能地缩短去耦电容到IC输出级之间的分布路径。一种最直接的解决方法是将所有的电源去耦都放在IC内部。最理想的情况是直接放在硅基芯片上，并紧邻被驱动的输出级。对于IC厂商来说，这不仅昂贵而且很难实现。然而如果将去耦电容直接放在IC封装内的板上，并且直接连接到硅基芯片的管脚，这样的设计成本增加得最少，对EMI控制和提高信号完整性的贡献最大。目前仅有少数高端微处理器采用了这种技术，但是IC厂商们对这项技术的兴趣正与日俱增，可以预见这样的设计技术必将在未来大规模、高功耗的IC设计中普遍应用。

　　在IC封装内部设计的电容通常数值都很小(小于几百皮法)，所以系统设计工程师仍然需要在板上安装数值在0.001uF到0.1uF之间的去耦电容，然而IC封装内部的小电容可以抑制输出波形中的高频成分，这些高频成分是EMI的最主要来源。

　　传输线终端匹配也是影响EMI的重要问题。通过实现网络线的终端匹配可以降低或者消除信号反射。信号反射也是影响信号完整性的一个重要因素。从减小EMI的角度来看，串行终端匹配效果最明显，因为这种方式的终端匹配将入射波(在传输线上传播的原始波形)降低到了Vcc的一半，因而减小了驱动传输线所需的瞬时吸纳电流。这种技术通过减少“Ldi/dt”中的“di”项来达到降低EMI的目的。

　　某些IC厂商将终端匹配电阻放在IC封装内部，这样除了能够降低EMI和提高信号完整性，还减少了板上的电阻数目。检查IC芯片是否采用了这样的技术可以更加清楚IC的输出阻抗。当IC的输出阻抗同传输线的阻抗匹配时，就可以认为这样的传输线实现了“串联终端匹配”。值得注意的是串联终端匹配的IC采用了信号转换的反射模型。而在实际应用中如果沿传输线方向分布有多个负载，并且有非常严格的时序要求，这时串联终端匹配就可能不起作用。

　　最后，某些IC芯片输出信号的斜率也受到控制。对大多数的TTL和CMOS器件来说，当它们的输出级信号发生切换时，输出晶体管完全导通，这样就会产生很大的瞬间电流来驱动传输线。电源总线上如此大的浪涌电流势必产生非常大的电压瞬变(V=Ldi/dt)。而许多ECL、MECL和PECL器件通过在输出晶体管线性区的高低电平之间的转换来驱动输出级，通常称之为非饱和逻辑，其结果是输出波形的波峰和波谷会被削平，因而减小了高频谐波分量的幅度。这种技术通过提升表达式“Ldi/dt”中的信号上升时间“dt”项来减小EMI。

总结

　　通过仔细考察集成电路芯片的封装、引线结构类型、输出驱动器的设计方法以及去耦电容的设计方法，可以得出有益的设计规则，在电路设计中要注意选择和使用符合以下特征的电子元器件：

*外形尺寸非常小的SMT或者BGA封装；

*芯片内部的是具有电源层和接地层的多层设计；

*IC硅基芯片直接粘接在内部的小上(没有绑定线)；

*电源和地成对并列相邻出现(避免电源和地出现在芯片的边角位置，如74系列逻辑电路)；

*多个电源和地管脚成对配置；

*信号返回管脚(比如地脚)与信号管脚之间均匀分布；

*类似于时钟这样的关键信号配置专门的信号返回管脚；

*采用可能的最低驱动电压(Vcc)，如相对于5V来说可以采用3.3V的驱动电压，或者使用低电压差分逻辑(LVDS)；

*在IC封装内部使用了高频去耦电容；

*在硅基芯片上或者是IC封转内部对输入和输出信号实施终端匹配；

*输出信号的斜率受控制。

　　总之，选择IC器件的一个最基本的规则是只要能够满足设计系统的时序要求就应该选择具有最长上升时间的元器件。一旦设计工程师做出最终的决定，但是仍然不能确定同一工艺技术不同厂商生产的器件电磁干扰的情况，可以选择不同厂商生产的器件做一些测试。将有疑问的IC芯片安装到一个专门设计的测试电路板上，启动时钟运行和高速数据操作。通过连接到频谱分析仪或宽带示波器上的近场磁环路探针可以容易地测试电路板的电磁发射。