基于FPGA的四通道视频缩放引擎的研究及设计

摘 要： 设计了一种可实现4路视频信号缩放和帧率转换的电路架构。视频信号依次经过缩小模块、帧率转换模块以及放大模块，有效地减少了帧率转换对存储器带宽的需求。帧率变换模块采用输入和输出自适应调整的算法，同时在缩小模块采用加权均值算法，而放大模块则采用四点双三次插值算法。在满足视频放大质量要求的基础上，避免了采用过于复杂算法而消耗过多的FPGA资源，有效地解决了视频放大算法实现视频缩小时原始图像信息量丢失导致图像失真的问题。
关键词： FPGA；加权平均插值；双三次插值；帧率转换；DDR2

数字视频缩小和放大（简称缩放）是视频处理的一个重要分支，是基于对数字视频每帧图像的处理来实现的。常见的缩放算法有最近邻域法、双线性插值法、抛物线插值法、双三次插值法和牛顿插值法等基于多项式的插值算法[1]，较容易在FPGA硬件上实现；也有B样条插值法、基于小波插值和有理插值等比较复杂的算法，难以在FPGA上实现。
近年来随着液晶平板显示器件的广泛应用，对于定标器的研究越来越多且研究成果也很丰富。但定标器的缩放比例有限，一般在0.5~4之间，在这个范围内采用2阶或3阶多点插值算法，图像的边缘和细节可以较好保存。但是采用定点插值法，当文字缩小比例较大时，会丢失较多的细节，出现字体笔画断裂或者锯齿现象。而采用低阶算法(例如多点均值插值)，参与运算的点较多，可以有效提高文字的显示质量。
1 系统架构
系统架构如图1所示，先对输入视频的分辨率进行检测，将检测值送至MCU，MCU用其确定缩放步长；然后对视频进行缩小操作。如果要对信号进行放大，则绕过该模式；接着将视频数据送至IFIFO缓存，由仲裁器和DDR2控制器实现4个通道数据的帧率变换后，视频数据送至OFIFO模块；接