PCB评估过程中应注意哪些因素

对于技术的文章来说，作者可阐述近段时间来设计工程师们所面临的挑战，因为这已成为评估设计不可或缺的方面。在文章中，可以探讨如何迎接这些挑战及潜在的解决方案;在解决设计评估问题时，作者可以使用明导公司的评估软件包作为示例。

　　而作为研发人员，考虑的是如何将最新的先进技术集成到产品中。这些先进技术既可以体现在卓越的产品功能上，又可以体现在降低产品成本上，困难在于如何将这些技术有效地应用在产品中。有许多因素需要考虑，产品上市的时间是最为重要的因素之一，且围绕产品上市时间有许多决定是在不断更新的。需要考虑的因素很广，包括从产品功能、设计实现、产品测试以及电磁干扰(EMI)是否符合要求。减少设计的反复是可能的，但这依赖于前期工作的完成情况。多数时候，越是到产品设计的后期越容易发现问题，更为痛苦的是要针对发现的问题进行更改。然而，尽管许多人都清楚这个经验法则，但实际情况却是另外一个场景，即许多公司都清楚拥有一个高集成度的设计软件是重要的，但这个想法却往往折衷于高昂的价格。本文将要阐述设计所面临的挑战，以及作为一名设计者在评估一个设计工具时该考虑哪些因素。

　　下面是设计者务必考虑并将影响其决定的几点因素：

　　1.产品功能

　　A.覆盖基本要求的基本功能，包括：

　　a.原理图与布局之间的交互

　　b.自动扇出布线、推拉等布线功能，以及基于设计规则约束的布线能力

　　c.精确的DRC校验器

　　B.当公司从事一个更为复杂的设计时升级产品功能的能力

　　a.HDI(高密度互连)接口

　　b.灵活设计

　　c.嵌入无源元件

　　d.射频(RF)设计

　　e.自动脚本生成

　　f.拓扑布局布线

　　g.可制造性(DFF)、可测试性(DFT)、可生产性(DFM)等

　　C.附加产品能执行模拟仿真、数字仿真、模数混合信号仿真、高速信号仿真以及RF仿真

　　D.具备一个易于创建和管理的中央元件库

　　2.一个技术上位于业界领导层中并较其他厂商倾注了更多心血的良好伙伴，可助你在最短的时间内设计出具有最大功效和具有领先技术的产品

　　3.价格应该是上述因素中最为次要的考虑因素，需要更多关注的是投资回报率!

　　评估需考虑许多因素。设计者要寻找的开发工具的类型依赖于他们所从事的设计工作的复杂性。由于系统正趋于越来越复杂，物理走线和电气元件布放的控制已经发展到很广泛的地步，以至于必须为设计过程中的关键路径设定约束条件。但是，过多的设计约束却束缚了设计的灵活性。设计者们务必很好的理解他们的设计及其规则，如此这般他们才清楚要在什么时候使用这些规则。

　　一个典型的由前端到后端的综合系统设计。它始于设计定义(原理图输入)，该设计定义与约束编辑紧密集合在一起。在约束编辑中，设计者既可定义物理约束又可定义电气约束。电气约束将为网络验证驱动仿真器进行布局前和布局后分析。仔细看看设计定义，它还与FPGA/集成相链接。FPGA/集成的目的是为了提供双向集成、数据管理和在FPGA与之间执行协同设计的能力。

　　在布局阶段输入了与设计定义期间相同的用于物理实现的约束规则。这就减少了从文件到布局过程中出错的概率。管脚交换、逻辑门交换、甚至输入输出接口组(IO_Bank)交换均需返回到设计定义阶段进行更新，因此各个环节的设计是同步的。

　　评估期间，设计者必须问自己：对他们而言，什么标准是至关重要的?

　　让我们看看一些迫使设计者重新审视其现有开发工具功能并开始订购一些新功能的趋势：

　　1.HDI

　　半导体复杂性和逻辑门总量的增加已要求集成电路具有更多的管脚及更精细的引脚间距。在一个引脚间距为1mm的BGA器件上设计2000以上的管脚在当今已是很平常的事情，更不要说在引脚间距为0.65mm的器件上布置296个管脚了。越来越快的上升时间和信号完整性(SI)的需要，要求有更多数量的电源和接地管脚，故需要占用多层板中更多的层，因而驱动了对微过孔的高密度互联(HDI)技术的需要。

　　HDI是为了响应上述需要而正在开发的互连技术。微过孔与超薄电介质、更细的走线和更小的线间距是HDI技术的主要特征。

　　2.RF设计

　　针对RF设计，RF电路应该直接设计成系统原理图和系统板布局，而不用于进行后续转换的分离环境。RF仿真环境装的所有仿真、调谐和优化能力仍然是必需的，但是仿真环境较“实际”设计而言却能接受更为原始的数据。因此，数据模型之间的差异以及由此而引起的设计转换的问题将会销声匿迹。首先，设计者可在系统设计与RF仿真之间直接交互;其次，如果设计师进行一个大规模或相当复杂的RF设计，他们可能想将电路仿真任务分配到并行运行的多个计算平台，或者他们想将一个由多个模块组成的设计中的每一个电路发送到各自的仿真器中，从而缩短仿真时间。

　　3.先进的封装

　　现代产品日渐增加的功能复杂性要求无源器件的数量也相应增加，主要体现在低功耗、高频应用中的去耦电容和终端匹配电阻数量的增加。虽然无源表贴器件的封装在历经数年后已缩小得相当可观了，但在试图获得最大极限密度时其结果仍然是相同的。印刷元器件技术使得从多芯片组件(MCM)和混合组件转变到今天直接可以作为嵌入式无源元件的SiP和。在转变的过程中采用了最新的装配技术。例如，在一个层状结构中包含了一个阻抗材料层，以及直接在微球栅阵列(uBGA)封装下面采用了串联终端电阻，这些都大大提高了电路的性能。现在，嵌入式无源元件可获得高精度的设计，从而省去了激光清洁焊缝的额外加工步骤。无线组件中也正朝着直接在基板内提高集成度的方向发展。

　　4.刚性柔性

　　为了设计一个刚性柔性，必须考虑影响装配过程的所有因素。设计者不能像设计一个刚性那样来简单地设计一个刚性柔性，就如同该刚性柔性不过是另一个刚性。他们必须管理设计的弯曲区域以确保设计要点将不会导致由于弯曲面的应力作用而使得导体断裂和剥离。仍有许多机械因素需要考虑，如最小弯曲半径、电介质厚度和类型、金属片重量、铜电镀、整体电路厚度、层数和弯曲部分数量。

　　理解刚性柔性设计并决定你的产品是否允许你创建一个刚性柔性设计。

　　5.信号完整性规划

　　最近几年，针对串并变换或串行互连的与并行总线结构和差分对结构相关的新技术在不断进步。

　　图2表明了针对一个并行总线和串并转换设计所遇到的典型设计问题的类型。并行总线设计的局限在于系统时序的变化，如时钟歪斜和传播延时。由于整个总线宽度上的时钟歪斜的原因，针对时序约束的设计依然是困难的。增加时钟速率只会让问题变得更糟糕。

　　另一方面，差分对结构在硬件层面采用了一个可交换的点对点连接来实现串行通讯。通常，它通过一个单向串行“通道”来转移数据，这个单向串行通道是可以叠加成1-、2-、4-、8-、16-和32-宽度的配置。每个通道携带一个字节的数据，因而总线可处理从8字节到256字节的数据宽度，并且通过使用某些形式的错误检测技巧可保持数据的完整性。然而，由于数据速率很高，导致了其他设计问题。高频下的时钟恢复成为系统的重担，因为时钟要快速锁定输入数据流，以及为了提高电路的抗抖性能还要减小所有周期到周期间的抖动。电源噪声也为设计师带来了额外问题。该类型的噪声增加了产生严重抖动的可能，这将使得眼图的开眼变得更加困难。另外的挑战是减少共模噪声，解决来自于IC封装、板、电缆和连接器的损耗效应所导致的问题。

　　6.设计套件的实用性

　　USB、DDR/DDR2、PCI-X、PCI-Express和RocketIO等设计套件将毋庸质疑地对设计师进军新技术领域产生很大的帮助。设计套件给出了技术的概况、详细说明以及设计者将要面临的困难，并紧跟有仿真及如何创建布线约束。它与程序一起提供说明性文件，这为设计者提供了一个掌握先进新技术的先机。

　　看来要获得一个能处理布局的工具是容易的;但获得一个不仅能满足布局而且能解决你的燃眉之急的工具才是至关重要的。