高精度SC PIPELINED ADC预放大锁存比较器的分析与设计

摘 要： 提出了一种应用于开关电容流水线模数转换器的CMOS预放大锁存比较器。比较器采用了交叉耦合负载、PMOS/NMOS比例优化和电容中和技术。该结构大幅提高了比较器的速度并有效抑制了回馈噪声，减小了失调电压，可以作为Flash ADC应用于高精度开关电容流水线ADC。
关键词： 预放大锁存比较器；开关电容流水线ADC

流水线型A/D转换器因其在功耗、精度上的优势而广泛应用于视频处理、数字通信、数据采集、超声和医学成像等应用领域。比较器作为A/D转换器中的关键模块，已经成为决定A/D转换器各项关键指标的重要因素之一。预放大锁存比较器因为其精度、速度上的折中，以及较低的失调电压与回馈噪声，成为高精度子ADC中必不可少的一部分。
目前多数40 MHz～50 MHz CMOS预放大锁存比较器都是采用0.18 μm或0.35 μm的工艺进行设计。采用0.18 μm工艺设计的预放大锁存比较器，其时延比较短，输入失调电压约在10 mV～30 mV之间，灵敏度在0.2 mV～0.3 mV，分辨率为6 bit～8 bit[1]。采用0.35 μm/3.3 V或2.5 V硅CMOS工艺设计的比较器，时延一般在230 ps～390 ps之间，失调电压6.8 mV，回馈噪声的毛刺峰值为6.35 mV[2-3]。为了平衡这些参数值之间的优劣，许多研究在预放大器输入、增益和输出等电路结构以及回馈噪声的隔离上进行了设计[2]。如采用交叉耦合负载、多级预放大的方式来提升预放大器的增益[3]，则可减少失调，从而获得较好的精度。应用电容中和、电路隔离等方式来降低回馈噪声[3]。本文对所设计的预放大锁存比较器延迟时间进行了详细的理论建模和分析，在此基础上着重对锁存器的延迟时间、失调电压和回馈噪声进行了优化设计。
1 电路时序及原理
根据所应用的流水线工作原理可知，奇数级中的比较器必须在偶数级进入保持阶段前输出比较结果，以便控制偶数级产生保持所需要的电压余量，整个电路在两相不交叠时钟控制下工作。本文设计的流水线采样频率为50 MHz，时钟周期为20 ns，其中φ1、φ2为开关电容电路的非交叠时钟，为了减少电荷注入效应(馈通效应)，同时需要φ1a、φ2a作为提前关断时钟。当φ1为高电平时，偶数级MDAC进入保持阶段，因此比较器必须在φ2a下降沿与φ1上升沿的时间内完成比较并输出比较结果。本文中的非重叠时钟，其中φ1、φ2的非重叠时间及φ2a的下降沿提前时间均为0.3 ns，故比较器最大延迟时间为0.6 ns。
图1为所设计预放大锁存比较器的开关电容输入电路，当φ1为高电平时，开关管S2、S3导通，固定判决电平Vrefp、Vrefn输入开关电容电路，进行电荷存储，其中Vcm为共模电平。当φ2为高电平时，开关管S1、S4导通，Vinp、Vinn输入开关电容电路，产生预放大锁存比较器所需差值输入电压。根据电荷守恒定律可得，预放大锁存比较器的输入电压为：

3 仿真结果及分析

本文采用TSMC 0.35 μm/3.3 V工艺设计了预放大锁存比较器核心电路。在Cadence环境下采用spectre对其进行仿真，时钟频率为50 MHz，电源电压为3.3 V，共模电压为1.65 Ｖ。
图5(a)、(b)是M12～M15两个交叉耦合反相器PMOS、NMOS管宽度比值k不同时，预放大器锁存比较器锁存延迟时间仿真结果。其中，Vo1为点线，Vo2为虚线，φ2a为实线。从图中可以看出，当k=1时，锁存器的延迟时间tp=370.4 ps；当k=3时，锁存器的延迟时间tp=452.8 ps，二者相比，前者明显减小了18%左右。最终整体仿真结果表明比较器的总延迟时间约为388tp ps。