基于DSP和ADS8364的高速数据采集处理系统
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1 系统原理
数据采集处理系统主要由前端信号调理电路、ADC芯片ADS8364、CPLD芯片EPM3128A、DSP芯片TMS320F2812、USB芯片CY7C68013及其外围电路组成。系统原理框图如图l所示。
系统主要完成的任务为：DSP接收上位机通过USB总线发送的命令，完成系统工作参数的设置，并通过模拟地址／数据总线与CPLD进行通信，向CPLD发送控制命令；对外部的多路模拟量输入进行信号调理，在CPLD控制下进行单通道或多通道A/D转换，将采集到的数据存储在一片FIFO芯片中；当FIFO中存储的数据半满时，对DSP产生一个中断信号，DSP收到此中断信号
2 系统硬件
系统硬件包括信号调理模块、A／D转换模块、DSP处理器模块、CPLD逻辑控制模块以及USB通信模块。
2．1 信号调理模块的设计
外部的多路模拟量输入信号往往是微弱的传感器信号，信号的幅值较小，为了方便且不失一般性，假定其幅值范围为O~25mV。ADS8364待转换的模拟输入电压范围应保持在AGND-0．3V和AVDD+O．3V之间。这里选用低功率变增益仪表放大器INAl29对模拟量输入信号进行调理放大，将其放大为0~5V之间。
INAl29是BURR-BROWM公司的一种小功率通用仪表放大器，具有优异的精度和很宽的带宽，在增益高达100时，带宽达200kHz。它可用单一外部电阻器调节其增益，调节范围为l~10000，其放大倍数计算公式为：
从而使放大输出电压在O～5V之间。信号调理模块原理图如图2所示。
2．2 A／D转换模块的设计
该模块采用了TI公司的高速、低功耗、六通道同步采样模/教转换器ADS8364，它采用+5V工作电压，其6个模拟输入通道分为三组(A，B和C)，每组都有一个ADCs保持信号(HOLDA，HOLDB和HOLDC)，用来启动各组的AID转换，6个通道可以进行同步并行采样和转换。ADS8364采用具有80dB共模抑制能力的全差分输入通道，将其REFin和REFout引脚接到一起，为差分电路提供2．5V的参考电压。这里模拟量采用单端输入，将-IN端接共模电压2．5V，+IN端接前端信号调理模块的输出。
ADS8364的时钟信号由外部提供，最高频率为5MHz，对应的采样频率是250kHz。这里由CPLD提供时钟信号，主要是考虑到CPLD可以灵活地改变时钟频率，进而改变系统的采样频率。A／D转换完成后产生转换结束信号EOC。将ADS8364的。BYTE引脚接低电平，使转换结果以16位的方式输出。地址/模式信号(A0，Al，A2)决定ADS8364的数据读取方式，可以选择的方式包括单通道、周期或FIFO模式。将ADD引脚置为高电平，使得读出的数据中包含转换通道信息。考虑到数据采集处理系统的采样频率一般较高，如果用DSP直接控制ADS8364的访问，将占用DSP较多的资源，同时对DSP的实时性要求也较高。因此在本系统设计中，用CPLD实现ADS8364的接口控制电路，并将转换结果存储在FIFO芯片中，用DSP实现FIFO芯片的输出接口。
DSP、CPLD、ADS8364及FIFO之间的接口设计如图3所示。
2.3 DSP处理器模块的设计
DSP主要负责与USB通信模块交换数据、以模拟地址/数据总线的方式与CPLD通信，实现对数据采集的控制，完成与FIFO芯片的输出接口以及对采样后的数据进行前端数字信号处理(FIR低通滤波)。这里选用TI公司的32位定点DSP TMS320F2812 (以下简称F2812)，它采用1．8V的内核电压，具有3．3V的外围接口电压，最高频率150MHz，片内有18K字的RAM，128K字的高速Flash。
2．4 CPLD逻辑控制模块的设计
在该数据采集处理系统中，CPLD是一个重要的组成部分。由CPLD组成的逻辑控制模块接收DSP传送过来的动作命令，控制A／D转换模块进行数据采集，并提供对FIFO的接口时序，实现转换数据的存储。这里选用Altem公司的EPM3128A芯片，它共有128个宏单元，2500个可用门。
CPLD作为一个单独的控制执行结构．通过编写相应的Verilog HDL代码，即可生成相应的操作电路，实现对各种输入信号的锁存、判断和处理以及对各种命令信号的执行和输出信号的控制。
2．5 USB通信模块的设计
这里选用CYPRESS公司的EZ-USB FX2系列中的CY7C68013作为USB通信控制器芯片，它内含增强型8051微控制器，支持USB2．0传输协议，同时也向下兼容USBl．1规范。该芯片把USB2．0收发器、SIE(串行接口引擎)、增强型8051微控制器、I2C总线接口以及GPIF(通用可编程接口)集成于一体。CY7C68013提供了SlaveFIFO和GPIF两种接口模式，Slave FIFO模式是从机模式，外部控制器可以像对普通FI
FO存储器一样对FX2的多层缓冲FIFO存储器进行读写；GPIF模式是主机模式，可以由软件设置读写的控制波形，灵活性很大。这里采用的是Slave FIFO模式。
3 系统软件设计
系统软件设计包括DSP程序设计、USB固件程序设计、USB驱动程序设计和上位机应用程序设计。
3．1 DSP程序设计
DSP编程的主要任务是初始化、管理板上的资源和实现前端数字信号处理的算法。这里以TI公司提供的功能强大的CCS(Code Composer Studio)为集成开发环境。系统上电复位后。首先完成F2812自身的初始化，包括配置RAM块，设置I／O模式、定时器模式、中断等；然后程序进人循环状态，等待USB及FIFO的中断。F2812主程序流程图如图4所示。
在F2812的程序存储器中存储常用的数字信号处理算法，F2812在收到上位机通过USB总线发送的控制信息后，在中断函数中选择某种处理算法，同时向CPLD发出动作命令，控制A／D转换模块完成信号的采集并将采集到的数据存入FIFO中。当FIFO中数据达到半满时，向F2812提出中断申请，F2812响应此中断，在中断函数中实现对部分采样数据的读取，在主循环程序中根据上位机选定的处理算法完成数据的前端处理，然后将数据打包，通过USB总线传输给上位机。对于常用的数字信号处理算法在DSP上的实现，这里不再赘述。
3．2 USB固件程序设计
固件负责辅助硬件让设备双向交换数据，其主要功能是：接收并处理USB驱动程序的请求及应用程序的控制指令。CYPRESS公司针对EZ-USB FX2系列芯片给出了一个Firmware库和Firmware框架(Frame Works)，均采用Kei C5l开发。Firmware库提供了一些常量、数据结构、宏定义、函数来简化用户对芯片的使用。用户只需要在源程序中包含进fx2．h、fx2regs．h和fx2sdly．h，并且把Ezusb．1ib和UsBJmpTB．obj添加进项目即可。Firmware框架实现了初始化芯片、处理USB标准设备请求以及挂起状态下的电源管理等功能。该框架无需添加任何代码，将编译后产生的*．hex文件载入芯片就能与主机进行基本的USB通信，只是不能完成特定的任务。在本系统中，需要选择适当的传输方式，添加需要使用的端点(Endpoint)，在框架预留的地方(如TD_Init()、TD_Poll()等函数中)添加初始化代码和完成特定功能的代码。
USB共有四种数据传输方式：控制传输、中断传输、块传输及同步传输，本系统中使用了控制传输和块传输。控制传输主要用来完成主机对设备的各种控制操作，即用来实现位于主机上的USB总线驱动程序以及编写的功能驱动程序对设备的各种控制操作；块传输主要用来完成主机和设备间的大批量数据传输以及对传输的数据进行错误检测(支持“错误重传”功能)。
3．3 USB驱动程序设计
CYPRESS FX2开发包中提供了一个通用的设备驱动程序Ezusb．sys，可用于基于EZ-USB FX2系列的芯片，能够完成基本的USB通信任务。本系统设计中，利用DDK对上述驱动程序进行了修改，将不常用的函数删除，同时添加了自己定义的函数。
3.4 上位机应用程序设计
上位机应用程序主要实现与数据采集处理系统间的USB通信、向系统发送控制命令以及接收系统传送过来的数据并进行存储、处理与显示。在Win32系统中，各个设备被抽象为文件，应用程序通过文件操作API函数实现与驱动程序中某个设备的通信。USB通信常用的API函数有；CreateFile()，WriteFile()，ReadFile()，DeviceloControl()，CloseFile()等。在应用程序中，只需将上述函数添加到相应的功能模块中便可完成应用程序对USB设备的打开、读、写等操作，从而实现两者的通信。采用LabVIEW语言实现USB通信及仪器界面，而对于后端的信号处理算法则在VC++环境下实现并生成动态链接库文件(*．d11)，方便LabVIEW的调用。图5为上位机上层应用程序的流程图。
本文将TMS320F2812与ADS8364相结合，设计了一套数据采集处理系统。该系统采用uSB总线与上位机通信，充分发挥了USB2．O方便、快捷的优点；考虑到对实时性的要求，将某些特定的数字信号处理算法(如FIR滤波、快速FFT等)放到数据采集处理卡上由DSP快速完成。该系统采集精度高，速度快，并可同时采集多路信号。实践证明，该数据采集处理系统可适用于高精度、实时性信号的数据采集和处理，具有广泛的实用价值。
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