LED显示屏高速数据通讯接口设计

    摘要：本文阐述了利用CYPRESS公司EZ-USB FX2系列USB2.0集成芯片CY7C68013的高速Slave FIFO通用外部接口来实现PC机和LED点阵显示屏间数据通讯的设计方案，给出了其接口电路的硬件原理及底层软件的设计过程。

    关键词：USB2.0；CY7C68013;FIFO;LED显示

１ 引言

ＬＥＤ显示屏具有亮度高，故障低、能耗少、使用寿命长、显示内容多样、显示方式丰富等优点，可广泛用于公路、金融、证券、车站、码头、体育场馆等公共场合，其显示数据通常来自上位ＰＣ机，这就要求有一个高速通道来传输大量的显示数据，ＵＳＢ２．０接口无疑是一个很好的解决方案。

ＵＳＢ由总线提供电源，传输时具有ＣＲＣ检错、纠错能力，能实现真正的实时热插拔，并支持多个外设连接到同一个连接器上，从而缓解ＰＣ系统资源冲突，这些突出的优点使得ＵＳＢ１．ｘ在ＰＣ机外部设备上得到了广泛的应用, ＵＳＢ２．０传输速度高达４８０Ｍｂ／ｓ，是ＵＳＢ１．ｘ的４０倍,并向下兼容ＵＳＢ１．ｘ。这样就使得快速大量的数据传输得以实现。

在此强调一下两个下文将要用到的概念：ＩＮ端点和ＯＵＴ端点。此处的ＩＮ、ＯＵＴ都是相对于上位ＰＣ机而言，ＩＮ端点指用来接收上位ＰＣ机数据的端点，ＯＵＴ端点则是往ＰＣ机发送数据的端点。

２　ＣＹ７Ｃ６８０１３简述

带高速Ｓｌａｖｅ ＦＩＦＯ通用外部接口的ＣＹ７Ｃ６８０１３是ＣＹＰＲＥＳＳ公司推出的ＵＳＢ２．０集成微处理芯片，片上集成了ＵＳＢ收发器（ＳＩＥ）、增强型８０５１单片机（其指令系统与普通８０５１单片机完全兼容）及８ｋ程序存储区? 共有４个支持ＵＳＢ２．０高速传输的“大”端点（２个ＩＮ端点和２个ＯＵＴ端点）和４ｋＢ片内ＲＡＭ?该ＲＡＭ 可配置为４个“大”端点的ＦＩＦＯ，其中２个“大”端点可以配置为双、三、四缓冲区（ＦＩＦＯ），一个“大”端点最大可配置为２ｋＢ ＦＩＦＯ，更重要的是?该芯片提供了两个用于实现ＵＳＢ２．０高速传输的可编程外部设备接口以及Ｓｌａｖｅ ＦＩＦＯ和ＧＰＩＦ，这２个通用外部接口可通过与４个“大”端点协调工作来实现ＵＳＢ２．０的高速传输，本文只讨论 Ｓｌａｖｅ ＦＩＦＯ可编程外部设备接口的应用。

ＣＹ７Ｃ６８０１３有５６ｐｉｎ、１００ｐｉｎ、１２８ｐｉｎ三种封装，其中５６ｐｉｎ已具备所有ＵＳＢ２．０功能，而１００ｐｉｎ则在５６ｐｉｎ基础上增加了更多Ｉ／Ｏ和更多ＧＰＩＦ模式下的控制信号，１２８ｐｉｎ又在１００ｐｉｎ基础上增加了用于扩充数据存储区的地址总线和数据总线。本应用就是基于可编程外部设备接口Ｓｌａｖｅ ＦＩＦＯ，大量数据传输可直接由ＦＰＧＡ处理而无需扩充外部数据存储区，在此选择最经济的５６ｐｉｎ ＣＹ７Ｃ６８０１３ 即可满足设计要求， 其体系结构如图１所示。

３ Ｓｌａｖｅ ＦＩＦＯ简介

ＣＹ７Ｃ６８０１３ 虽然可以用内置增强型８０５１单片机直接处理ＵＳＢ２．０数据，但这样会受到单片机速度的限制而无法实现ＵＳＢ２．０的高速传输。通常为了解决这一矛盾，可使ＣＹ７Ｃ６８０１３的片上增强型８０５１单片机仅用于辅助处理ＵＳＢ设备请求和设备列举以及协调内部“大”端点和外部数据处理设备（如 ＦＰＧＡ，ＡＳＩＣ? ＤＳＰ，ＩＤＥ等）的工作，这样ＵＳＢ数据流就可绕过慢速的８０５１单片机而直接从“大”端点ＦＩＦＯ进入快速外部主设备或从外部主设备进入“大”端点ＦＩＦＯ，以实现ＵＳＢ２．０高速传输。由于ＣＹ７Ｃ６８０１３“大”端点ＦＩＦＯ的读写是受外部数据处理设备控制的，所以这些ＦＩＦＯ称为 Ｓｌａｖｅ ＦＩＦＯ，上述这种实现ＵＳＢ２．０高速传输的模式称为 Ｓｌａｖｅ ＦＩＦＯ模式。

４ ＣＹ７Ｃ６８０１３固件程序设计

为方便应用开发，ＣＹＰＲＥＳＳ 公司为ＣＹ７Ｃ６８０１３所属的ＥＺ－ＵＳＢ ＦＸ２系列提供了免费下载的Ｋｅｉｌ Ｃ环境下的ＵＳＢ固件库，以及Ｃ５１编写的固件构架程序和一些典型应用的范例程序，这使得开发者只需理解ＵＳＢ数据传输原理，而不用钻入艰深的ＵＳＢ底层协议就可完成开发，从而大大缩短开发时间，以便把更多的精力放在外部接口设计上。

    下面仅就固件程序设计进行论述，整个固件应用程序通常包含３个程序文件：

ＤＳＣＲ．Ａ５——设备描述符表文件，该文件详细记录了ＵＳＢ外围设备的相关信息，这里需要注意的是设备描述符和端点描述符。设备描述符给出了ＵＳＢ的一般信息，其中ＶＩＤ／ＰＩＤ 码十分重要，上位ＰＣ机根据这个码值才能正确加载ＵＳＢ应用设备驱动程序。至于端点描述符，每个端点都有，上位ＰＣ机根据端点描述符的内容来决定每个端点的带宽要求。本设计用１个“大”端点ＥＰ２来接收上位ＰＣ机的显示数据；另用一个“小”端点ＥＰ１来处理上位机和通讯接口间开发者自定义的通讯协议，以使上位机可以在需要的时候查询已被传送的显示数据的接收状况，从而进一步保证显示数据的有序传输。

ＦＷ．Ｃ——固件构架程序。该固件构架程序主要用于实现ＵＳＢ设备列举的诸多控制传输和ＵＳＢ总线协议的相关工作，完成了ＵＳＢ与外部兼容设备所需的基本功能。该程序的核心函数 ｖｏｉｄ ＳｅｔｕｐＣｏｍｍａｎｄ?ｖｏｉｄ? 称作设备请求剖析器，用于处理上位ＰＣ机发送的标准ＵＳＢ设备请求以实现ＵＳＢ设置命令。

ＡＰＰ．Ｃ ——开发者在相关范例应用程序的基础上通过修改或增加一些应用程序段而形成的面向实际的应用程序。本应用中主要修改了Ｓｌａｖｅ ＦＩＦＯ的操作方式以使Ｓｌａｖｅ ＦＩＦＯ接收数据的速度能够达到最大值，所采用的设置方法如下：

通过寄存器ＥＰ２ＣＦＧ可将ＥＰ２设置为ＯＵＴ端点。当需要首先考虑数据准确性时，可将该端点传输模式设置为批量传输，其最大包长为５１２字节，４缓冲区（ＦＩＦＯ）。而当需要传输视频数据时，可将该端点的传输模式设置为同步传输，最大包长１０２４字节，双缓冲区（ＦＩＦＯ）。

通过寄存器ＥＰ２ＦＩＦＯＣＦＧ设置下面的内容：将“大”端点ＥＰ２设置为１６位操作模式（一次可以操作２个字节）以与ＦＤ １６位宽度总线匹配； 再设置该ＯＵＴ端点为ＡＵＴＯＯＵＴ模式，这样来自上位ＰＣ机的数据就可以不通过ＣＹ７Ｃ６８０１３上的８０５１单片机，而是自动地填充相应的“大”端点ＦＩＦＯ。

通过寄存器ＩＦＣＯＮＦＩＧ设置这样的工作模式：用ＣＹ７Ｃ６８０１３产生４８ＭＨｚ ＩＦＣＬＫ时钟，将该时钟作为片上ＳｌａｖｅＦＩＦＯ与外部主设备的工作时钟；数据的接收与发送设置为同步读写方式，这样在每个ＩＦＣＬＫ 时钟的上升沿就可以读写２个字节，从而使数据读写速度可以达到９６ＭＨｚ ｂｙｔｅ／ｓ。

本设计只使用了ＥＰ２这个“大”端点，而且 已将其配置为ＡＵＴＯＯＵＴ操作模式。因此，ＣＹ７Ｃ６８０１３可绕过片上８０５１而自动将ＵＳＢ数据接收到ＥＰ２的ＦＩ-ＦＯ中。

需要增加的程序段是ＣＹ７Ｃ６８０１３片内８０５１单片机根据上位机查询回应当前数据接收状况，这个程序段和普通的８０５１单片机２３２串口通讯程序类似，不同的只是原来的２３２串行口中断被ＥＰ１ ＩＮ和ＥＰ１ ＯＵＴ这两个ＵＳＢ２．０中断所替换，当ＥＰ１ ＯＵＴ 端点收到上位ＰＣ机发来的数据时，将产生ＥＰ１ ＯＵＴ中断来处理接收到的数据；同样当ＣＹ７Ｃ６８０１３片内８０５１欲发往上位ＰＣ机的数据已通过ＥＰ１ ＩＮ发送完毕时，也会产生ＥＰ１ ＩＮ中断以使片内８０５１可以在该端点放入新的发送数据。

５　硬件设计

图２所示是ＦＰＧＡ与ＣＹ７Ｃ６８０１３ 的连接图，除将ＩＦＣＬＫ作为ＦＰＧＡ输入时钟外，其它信号均在ＦＰ-ＧＡ和ＣＹ７Ｃ６８０１３之间互连。由于ＦＰＧＡ片内ＲＡＭ很小，本系统还使用了一片１２８ｋ×８的高速静态ＲＡＭ（型号为ＩＳ６３ＬＶ１０２４，读写周期为１５ｎｓ）作为数据暂存器。ＦＰＧＡ与ＣＹ７Ｃ６８０１３、ＲＡＭ、ＶＴ６１０３的硬件连接见图２。

从ＵＳＢ收到的来自上位ＰＣ机数据最终将被远端安装在ＬＥＤ显示屏屏体内的显示控制部件中，当ＲＡＭ被填入预定数量的显示数据时，ＦＰＧＡ会从ＲＡＭ中连续取出数据并送到与ＶＴ６１０３连接的４位数据输出端口，ＶＴ６１０３收到４位数据后，其内部会自动按照ＩＥＥＥ８０２．３规范对该数据进行４Ｂ５Ｂ?转换４位数据数据码为５位数据码?重新编码，然后将５Ｂ码送扰频器，再经片内整形后输出给以太网变压器，以驱动五类双绞线并将数据传给远端显示控制部件。

６　软件设计

本系统的外部主设备接口逻辑采用ＶＨＤＬ硬件描述语言，利用ＡＬＴＥＲＡ公司ＱＵＡＲＴＵＳ ＩＩ开发平台进行设计。软件设计是以ＦＰＧＡ为核心的，主要由下面３个并行执行的部分组成，在此每个部分分别设计为一个ＶＨＤＬ进程?ｐｒｏｃｅｓｓ?：

进程１：外部主设备ＦＰＧＡ同步读写ＣＹ７Ｃ６８０１３“大”端点ＦＩＦＯ的时序逻辑? 并把接收到的数据存入ＦＰＧＡ ＦＩＦＯ中。这部分只需要根据Ｓｌａｖｅ ＦＩＦＯ读写时序进行设计，Ｓｌａｖｅ ＦＩＦＯ时序图如图３所示。

这里需要引起注意的是两个建立时间：其一是ｔＯＥｏｎ，这个建立时间是从ＳＬＯＥ拉低到 Ｓｌａｖｅ ＦＩＦＯ数据有效。其二是ｔＳＲＤ ，即从ＳＬＲＤ信号拉低到第１个同步读时钟上升沿的时间。这两个建立时间应大于等于ＣＹ７Ｃ６８０１３数据手册规定的时间。由于该ＦＰＧＡ有５９９０４ ｂｉｔ的片上ＲＡＭ，这里使用其中４ｋ ｂｙｔｅ的 ＲＡＭ来生成ＦＩＦＯ结构，这样从Ｓｌａｖｅ ＦＩＦＯ同步接收到的ＵＳＢ数据就可以直接存入ＦＰＧＡ片上的４ｋ ＦＩ-ＦＯ中。图４是此进程的设计流程图。

进程２：用于完成将ＦＰＧＡ的ＦＩＦＯ中数据写入１２８ｋＢ ＲＡＭ的设计。只要ＦＰＧＡ的ＦＩＦＯ中有数据，则该进程启动，ＦＰＧＡ会连续地把片内ＦＩＦＯ中取出的数据存入片外１２８ｋＢ的高速静态ＲＡＭ （ＩＳ６３ＬＶ１０２４）中，这个片外的１２８ｋＢ ＲＡＭ分为两个６４ｋＢ区，两个区轮流接收来自ＦＰＧＡ片内ＦＩＦＯ的数据，当一个区接收完规定的显示数据后，ＦＰＧＡ会置位ｓｅｎｄ ｄａｔａ ｆｌａｇ去启动进程３，如果ＦＰＧＡ片内ＦＩＦＯ中还有数据，则ＦＰＧＡ会把ＲＡＭ切换到另一个区继续接收片内ＦＩＦＯ中的数据，其设计流程图如图５所示。

    进程３:此进程由ｓｅｎｄ ｄａｔａ ｆｌａｇ信号启动，当发送数据标志被置位时，此进程启动。此后，ＦＰＧＡ开始从已完成显示数据接收的ＲＡＭ区读取数据并送到４位宽度的数据输出口，此输出口与ＶＴ６１０３相连。ＶＴ６１０３以２５ＭＨｚ时钟每次接收半个字节（４ｂｉｔ），然后经片内４Ｂ５Ｂ编码、整形后将数据由差分输出口ＴＸ＋和ＴＸ－串行输出，以把数据从ＵＳＢ２．０接口模块发给外部的显示处理模块。其设计流程图如图６所示。

其中，ＶＴ６１０３ 接收显示数据时序如图７所示。每次接收４ｂｉｔ后，芯片内部都将自动对每次接收到的４ｂｉｔ数据进行处理并以１００ＭＨｚ的时钟频率串行差分输出给以太网变压器。