基于FPGA的高速A／D转换芯片ADC08D1000应用

0 引 言
    美国国家半导体公司的超高速ADC-ADC08D1000是一款高性能的模／数转换芯片。它具有双通道结构，每个通道的最大采样率可达到1．6 GHz，并能达到8位的分辨率；采用双通道“互插”模式时，采样速率可达2 GSPS；采用128脚LQFP封装，1．9 V单电源供电；具有自校准功能，可通过普通方式或扩展方式对其进行控制；可工作在SDR，DDR等多种模式下。下面对该芯片进行详细介绍。

1 ADC08D1000的结构和管脚说明
1．1 ADC08D1000的结构
    ADC08D1000的结构如图1所示，主通道由输入多路模拟开关、采样保持电路、8位ADC和1：2分离器／锁存器组成。它共有两路相同的通道。控制逻辑由普通方式或扩展方式进行配置，对整个芯片进行控制。

1．2 ADC08D1000的管脚说明
    ADC08D500采用128脚LQFP封装，管脚图见图2。

    其关键管脚说明如下：
    (1)OUTV／SCLK：输出电压幅度／串行接口时钟。高电平时，DCLK和数据信号为普通差分幅度；接地时，差分幅度会降低，从而减少功耗。当扩展控制模式开启时，此脚为串行时钟脚。
    (2)OUTEDGE／DDR／SDATA：DCLK时钟沿选择／DDR功能选择／串行数据输入。当此脚连接到1／2 VA或者悬空时，进入DDR模式。扩展控制模式时，这个脚作为SDATA输入。
    (3)DCLK_RST：DCLK的复位。一个正脉冲可以复位和同步多片ADC中的DCLK输出。
    (4)PD／PDQ：低功耗模式管脚。逻辑高电平加在此脚会使芯片进入休眠状态，当逻辑高电平加在PDQ上只会使Q通道ADC进入休眠状态。
    (5)CAL：校准过程初始化引脚。
    (6)FSR／ECE：全量程选择以及扩展控制模式选择，在非扩展控制模式，逻辑低电平会把全量程差分输入范围(峰峰值)设置为650 mV；逻辑高电平会把全量程差分输入范围(峰峰值)设置为870 mV。当此脚连接到1／2VA或者悬空时，进入扩展控制模式。
    (7)CLK+／CLK-：ADC的LVDS时钟输入。这个差分时钟信号必须是交流耦合的。输入信号将在CLK+的下降沿被采样。
    (8)VINI+／VINI-／VINQ+／VINQ-：ADC的模拟输入脚。
    (9)CalRun：校准运行指示。高电平有效。
    (10)DI／DQ／DId／DQd：I通道和Q通道的LVDS数据输出。
    (11)OR+／OR-：输入溢出指示。
    (12)DCLK+／DCLK-：差分时钟输出，用于将输出数据锁存。延迟和非延迟输出数据与此信号同步。当工作在SDR模式时，这个信号的速率为1／2输入时钟速率；当工作在DDR模式时，这个信号为1／4输入时钟速率。

2 ADC08D1000的功能描述
2．1 自校准
    自校准在上电后运行，也可以由用户引发。在量程转换或温度有较大变化时需要运行自校准，建议在上电20 s后进行。在休眠模式时，不能进行自校准。
    正常操作下，上电或用户触发都能引发自校准。用户触发时，使CAL为至少10个周期的低电平加上至少10个周期高电平，自校准的运行时间大概为140 000个时钟周期，注意在上电时保持CAL为高可以阻止自校准的发生。自校准运行时，CALRUN为高。自校准时，CALDLY不能悬空。
2．2 采样
    数据在CLK+的下降沿被采得，13个周期后在DI／DQ得到，14个周期后在DId／DQd得到，还要加上一个小的延时，只要CLK给出，就开始采样。
2．3 控制模式
    一些基本的控制都能通过普通模式来设置，比如自校准、休眠模式和量程设置等。ADC08D500还提供扩展控制模式，借助串行接口来配置芯片内部的寄存器，扩展控制模式不能动态地选择。使用扩展模式时，引脚控制被忽略。控制模式通过14脚(ECE)来选择。
2．4 时钟
    CLK必须为交流耦合的差分时钟。DCLK用来送给外部器件来锁存数据，可以选择采样方式(SDS／DES)和数据输出方式(SDR／DDR)。
    (1)DES双边沿采样。双边沿采样时，用双通道对同一个输入信号采样，一个在上升沿采样，另一个在下降沿采样，因此相当于两倍的采样率。在这种模式下，输出的并行4 B数据，按时间先后顺序为DQd，DId，DQ，DI。普通控制模式时，只能对I路进行双边沿采样，扩展控制模式时，可以选择I路或Q路。
    (2)输出边沿设置。在SDR模式下，通过设置OutEdge(Pin14)来选择输出数据在上升沿还是下降沿锁存，高电平为上升沿，低电平为下降沿。
    (3)DDR。可以通过对4脚进行设置来选择输出方式，高电平为SDR上边沿锁存，低电平为SDR下边沿锁存，悬空为DDR。SDR时DCLK频率与数据输出率一致，DDR时DCLK频率为数据输出率的一半。

3 ADC08D1000的控制
3．1 普通控制
    普通控制方式主要是对对应管脚的电平设置，主要有CAL，CALDLY，FSR，OUTEDGE，OUTV，PD和PDQ等方式。以双边沿采样、650 mV(峰峰值)、低边沿SDR非低功耗模式为例，用VHDL语言对其进行配置。为了保证采样精度，考虑到实际应用中的发热及环境变化等因素，采用初始化延时的方法，利用芯片本身的自校准功能予以解决，普通模式下的程序如下：

3．2 扩展控制
3．2．1 控制字格式
    当FSR／ECE脚连接到1／2 VA或者悬空时，进入扩展控制模式。扩展控制接口包括3个管脚：SCLK，SDATA，SCS，用来配置8个只写寄存器。
    SCS：当写一个寄存器时，此脚应置低。
    SCLK：最大为100 MHz，在上升沿写数据。
    SDATA：写每个寄存器需要32位数据，包括头、地址和寄存器值。从最高位开始移入，格式为000000000001(头12位)+4位地址+16位数据。地址和值的含义请见寄存器描述部分。写各寄存器时不用间断，可以在第33个脉冲时继续写下一个寄存器。串行接口时序见图3。

3．2．2 寄存器描述
    用于扩展控制的寄存器共有8个，分别描述如下：
    (1)配置寄存器(地址1h)
    位15：必须为“1”。
    位14：必须为“0”。
    位13：必须为“1”。
    位12：DCS，占空比稳定器。当该位置“1”时，一种占空比稳定电路应用到CLK上，使输入时钟更稳定。默认为“1”。
    位11：DCP，DDR时钟相位。此位只有在DDR模式下才有效。当本位为“0”时，DCLK的边沿与数据的边沿同相；当本位为“1”时，DCLK的边沿与数据的边沿同差180°(在数据的中间)，默认为“O”。
    位10：Nde，DDR使能。当此位为“0”时，为DDR模式。此时输出数据在DCLK的上升沿和下降沿输出。当此位为“1”时，为SDR模式，默认为“0”。
    位9：OV，输出电压。此位决定LVDS输出电压(峰峰值)的幅度，置“1”时，为600 mV，置“0”时，为450 mV，默认为“1”。
    位8：OE，输出边沿。此位决定在SDR模式下数据的输出边沿。置“1”时，输出数据在DCLK+的上升沿变化；置“0”时，输出数据在DCLK+的下降沿变化；
    默认为“0”。
    位7：0，必须为“1”。
    (2)I通道偏置(地址2h)
    位15：8，偏置值：I通道的输入偏置值；00h为0偏置，FF为45 mV；步进为0．176 mV；默认为00h位7：符号位。“0”为正偏置，“1”为负偏置，默认为“0”。
    位6：0，必须为“1”。
    (3)I通道满量程电压调整(地址3h)
    位15：7，满量程电压调整值，满量程电压随此值(峰峰值)单调线性变化。
    0000 0000 0 560 mV
    1000 0000 0 700 mV
    1111 1111 1 840 mV
    默认值为1000 0000 0；
    位6：0，必须为“1”。
    (4)Q通道偏置(地址Ah)
    与I通道偏置定义相同。
    (5)Q通道满量程电压调整(地址Bh)
    与I通道满量程电压调整定义相同。
    (6)DES使能(地址Dh)
    位15：DES使能：置“1”配置双边沿采样模式。置“0”配置单边沿采样模式。默认为“0”。
    位14：自动时钟相位控制。置“1”时打开自动时钟相位控制，此时，DES粗调和微调失效。一个相位检测电路被用来保证I路和Q路的采样边沿相差180°。置“O”时关闭自动时钟相位控制，I路和Q路的采样边沿相位差由DES粗调和微调值来设定，默认为“0”。
    位13：0，必须为“1”。
    (7)DES粗调(地址Eh)
    位15：输入选择，置“0”时I路用于双边沿采样，置“1”时Q路用于双边沿采样。默认为“0”。
    位14：调整方向选择，置“0”时，I路滞后于Q路；
    置“1”时，Q路滞后于I路。默认为“0”。
    位13：11：粗调幅度，步进为20 ps。默认为“000”。
    位10：0：必须为“1”。
    (8)DES微调(地址Fh)
    位15：7，微调幅度。步进为0．1 ps。默认为00h。
    位6：0，必须为“1”。
    以双边沿采样、650 mV(峰峰值)、低边沿SDR非低功耗模式为例，用VHDL语言配置如下：