利用串行RapidIO交换机设计模块化无线基础系统

本文将讨论串行RapidIO交换机结构，特别是新型IDT预处理交换(PPS)在支持DSP、FPGA或ASIC等关键元件在无线基础设施解决方案的开发方面的优势。这可以通过一个针对未来基带卡(baseband card)的理想架构来展示，基带卡是无线设备供应商试图改善性能并降低成本的关键部分之一。我们将详细讨论这个关键系统，以及与这些新系统有关的板卡级问题，并为设计者提出利用集中式基带交换机(baseband switch)的并行功能来获得最高性能效率的建议。

基站收发信台架构

图1显示了一个近乎理想的基站收发信台(BTS)架构，可支持串行RapidIO互连，提供一个可支持CPU、DSP、FPGA或ASIC的结构。在这种类型的架构中，设计者在各种处理端点(endpoint)之间分配主要应用任务的功能划分方面有广泛的灵活性。该架构也易于支持扩展，有助于满足具体应用根据性能和成本要求对端点数量的增减处理。

基带交换机是基带卡的核心。它可以把DSP与基带处理器连接起来，例如用于CDMA系统的码片率处理器(CRP)。如果DSP可以进行码片率处理等，就可以简化FPGA或ASIC，甚至在某些情况下就可以不再使用。

此时，它也可以获得串行RapidIO带给应用固有的元件级和板卡级互连的好处。无线基站里的DSP刀片需要高度简化和高速互连，来进行数据传输和协议管理。这些计算密集的嵌入式应用需要系统在信号处理器和紧密连接的DSP阵列之间快速移动数据，开放标准串行RapidIO规范专门可满足高性能嵌入式系统的需求。

                                               图1：灵活的架构可以根据需要增加或减少CRP/DSP。

 传统上，基带卡都是使用外部存储器接口等简单接口在芯片之间进行数据或采样(sample)的传输。这种方法对软件的要求很高，因为它是一种“拉”式接口，其双向特性会使带宽利用率降低到25%。

为了确保基带卡可以扩展到更高速度，设计者需要一种新的串行接口。这种串行接口必须比存储器接口更智能。同时，它也必须具有初始化和与多处理模块通信的能力。该功能需要基带卡上有可自动识别和初始化的器件，以及使这些器件可以灵活通信的协议。该协议必须支持确认的和非确认的推拉式通信和带内中断，以便访问软件。开发基带算法软件本身就是一个挑战性的工作。理想的协议将使软件程序员不必再重复开发一个通信协议。

如上所述，串行RapidIO是专为满足这些需求而量身定制的，Altera、飞思卡尔、IDT、TI和赛灵思等公司都已提供了各种集成电路。串行RapidIO也可为图1中描述的基带架构的开发提供支持。

串行RapidIO标准补充了开放式基站架构发起组织(OBSAI)、通用公共无线电接口(CPRI)和先进电信计算架构(ATCA)带给机箱和系统级的模块化优势，这是通过将这些优势扩展到板卡和元件级实现的。OBSAI和CPRI都没有规定基站设计中的线卡接口。

此外，串行RapidIO对DSP集群高度灵活的支持使设计者可以具有成本效益的方式开发极其灵活和可扩展的架构，这种方式在初期不能被简单地复制，是一种基于FPGA或ASIC的设计。例如，基站设计者可采用串行RapidIO为宏蜂窝应用开发一个DSP密集的系统，实现新技术的快速应用，以支持更大的区域覆盖。然后重复利用原来设计中的绝大部分，用于微蜂窝或微微蜂窝环境的小规模解决方案，这样就可以具有成本效益的方式满足预期的饱和度及密度。

最重要的是，串行RapidIO可通过集成控制和数据流量，将简单而耗时的任务从处理器卸载，以及区分高低优先级数据流量来简化处理器之间的通信。

回到图1的架构，基带交换机也可通过CPRI/OBSAI或使用专用接口(基于LVDS)连接射频卡，该接口通常可支持高速采样流量。速率可高达3,072Mbps(CPRI定义)，且该系统可支持多种形式的类似链路，通常每个射频卡可对应一个链路。

在上行链路端，来自射频卡的采样被分发到处理模块中。对于基于CDMA的系统，这些采样被传输到CRP中。传输过程中，采样也会根据处理器或算法的需求进行格式化。本文后半部分将详细介绍这种格式化。

一旦码片率处理完成，多个CRP中出现的用户通道就开始进行符号率处理(如前向纠错、语音处理等)。由于采样被转换成位，而且CDMA的去扩频功能已经完成，该功能需要的带宽更低。此时，这个“符号”信息需要从CRP转换到DSP。当DSP完成符号率处理后，信息包必须转换成传输模块转交给网络的上层。这两种交换操作均由基带交换机执行。

基带架构优势

正如前面提到的，图1中描述的架构具有极高的灵活性和可扩展性，在这种架构中，设计者在分配各种处理端点之间的主要应用任务功能划分方面有广泛的灵活性。由于架构已经不再与运算密切相关，流量和处理能力可在运行时间内从一个器件转移到另外一个器件。该架构也具有可扩展性，有助于满足具体应用在性能和成本方面所需的端点数量增减。例如，可以轻易改变DRP和DSP的数量，以实现相同的设计可以匹配到从微微蜂窝到大型基站的设计要求。

包括IDT公司在内的多家供应商都可提供交换机解决方案执行这种基于结构(fabric-based)的架构。最近推出的IDT PPS为该应用带来了数据分配和DSP加速的组合方案。PPS不仅可作为交换机连接各种串行RapidIO端点，也可为集群(cluster)中DSP重复格式化需求提供数据处理能力，这种格式化需求可占用关键的带宽。

不同的器件和算法以不同的采样和符号长度进行工作。例如，CPRI可把采样长度定义为8至40位。处理器一般以8、16或32位的采样长度工作。不同的算法要求采样具有特定的顺序(I-Q一起或分开、过采样与常规采样一起或分开，以及其它组合)，因此，这些数据格式化操作需要在CRP和DSP中执行。根据选择的DSP和CRP的不同，系统设计者应该意识到这些操作可以有多种组合，处理器可能需要花很多周期进行这些操作。PPS可把这些操作集中到交换机中，以减少处理器负担。通过把加法/同步模块与交换机集成到一起，对齐多个CRP中的信息包，累加到下行链路中，以带来更多的价值。普通的串行RapidIO交换机一般需要累加器(summer)和同步器件(synchronizer)的支持，这增加了设计的元件数量和复杂性。

增强的交换功能使基带架构受益

PPS不仅是一个协议交换机，而且是专为支持基带应用中的FPGA或DSP集群而优化的，它为基带卡集成了大量独一无二的其它功能。因此，如果交换机架构允许的话，PPS可更有效地使系统在基带交换机中执行表1中所示的功能。

表1：系统在基带交换机中执行的功能。

为了评估把这些功能集成到交换机操作的好处，首先必须确定通过一个如基带交换机的集中器件，与如DSP的处理器，或者如FPGA或ASIC的端点相比，执行上述操作可节省百分之多少的处理周期。

假设所有的码片率和符号率处理功能都可以在一个或更多1GHz的DSP中实现，那么每个功能都是一个WCDMA功能的实例。每个卸载数据都包括前一个功能，例如27.5%的采样顺序变化就包括采样符号扩展。假设每个采样上的每次功能执行有1~2个周期的延迟，12个天线通道，两倍过采样率的3.84Mcps(百万样片每秒)WCDMA系统。

一次采样的每个功能延迟1~2个周期是比较乐观的情况，假设每个采样都是在一级存储器或寄存器中进行存取。实际的情况是，采样是存储在更大的二级存储器中，第一次采样的存储器的存取延迟增加到9~10个周期(1GHz DSP)，而且每个后来的采样需要两个周期。在最差的情况下，糟糕的软件存储器管理可以迫使每次采样花8~9个周期来读取二级存储器。在极端情况下，由于所有资源都被用于数据格式化了，DSP可能无法用于其它目的。

本文小结

对于设计者来说，构建下一代基带卡和基于连接了多个DSP、FPGA和ASIC的串行RapidIO接口的结构型架构具有许多优势。由于采用现成的元件，这种架构可降低开发和部署成本，同时可确保满足广泛应用和市场条件所需的灵活性和可扩展性。它可以简化设计，并可最大限度地降低增加其它功能和系统升级的成本，还可以大大简化软件开发而不增加延迟。通过在信息包和采样处理等集中的串行RapidIO交换机中采用并行功能，设计者可提高处理效率，并可在降低成本的同时增加性能。