用于PCB品质验证的时域串扰测量法

本文讨论了串扰的组成，并向读者展示了如何利用泰克的TDS8000B系列采样示波器或CSA8000B系列通信信号分析仪来测量单面PCB板上的串扰。

随着通信、视频、网络和计算机技术领域中数字系统的运行速度日益加快，对此类系统中的印刷电路板(PCB)的品质要求也越来越高。早期的PCB设计在面临信号频率日益增高和脉冲上升时间日益缩短的情况下已无法保证系统性能和工作要求。在目前的PCB设计中，我们需要利用传输线理论对PCB及其组件(边缘连接器、微带线和元器件插座)进行建模。只有充分了解PCB上串扰产生的形式、机制和后果，并采用相应技术最大程度地加以抑制，才能帮助我们提高包含PCB在内的系统的可靠性。本文主要围绕PCB设计展开，但相信文中所讨论的内容也有助于电缆和连接器的表征等其它应用场合使用。

串扰可能造成的后果

PCB设计师之所以关心串扰这一现象，是因为串扰可能造成以下性能方面的问题：

>噪声电平升高，

>有害尖峰毛刺，

>数据边沿抖动，

>意外的信号反射。

这几个问题中哪些会对PCB设计有所影响取决于多方面因素，比如板上所用逻辑电路的特性、电路板的设计、串扰的模式(反向还是前向)以及干扰线和被干扰线两边的端接情况。下文提供的信息可帮助读者加深对串扰的认识和研究，从而减小串扰对设计的影响。

研究串扰的方法

为了尽可能减小PCB设计中的串扰，我们必须在容抗和感抗之间寻找平衡点，力求达到额定阻抗值，因为PCB的可制造性要求传输线阻抗得到良好控制。在电路板设计完成之后，板上的元件、连接器和端接方式决定了哪种类型的串扰会对电路性能产生多大的影响。利用时域测量方法，通过计算拐点频率和理解PCB串扰(Crosstalk-on-PCB)模型，可以帮助设计人员设置串扰分析的边界范围。

时域测量方法

为了测量与分析串扰，可采用频域技术观察频谱中时钟的谐波分量与这些谐波频率上EMI最大值之间的关系。不过，对数字信号边沿(从信号电平的10%上升到90%所用的时间)进行时域测量也是测量与分析串扰的一种手段，而且时域测量还有以下优点：数字信号边沿的变化速度，或者说上升时间，直接体现了信号中每个频率成分有多高。因此，由信号边沿定义的信号速度(即上升时间)也能够帮助揭示串扰的机制。而上升时间可直接用于计算拐点频率。本文将使用上升时间测量方法对串扰进行阐述和测量。

拐点频率

为保证一个数字系统能可靠工作，设计人员必须研究并验证电路设计在拐点频率以下的性能。对数字信号的频域分析表明，高于拐点频率的信号会被衰减，因而不会对串扰产生实质影响，而低于拐点频率的信号所包含的能量足以影响电路工作。拐点频率通过下式计算：

fknee = 0.5/ trise

PCB串扰模型

本节给出的模型为不同形式串扰的研究提供了一个平台，并阐明了两条微带线之间的互阻抗是如何在PCB上造成串扰的。图1是一个概念性的互阻抗模型。


图1：PCB上两根走线之间的互阻抗。

互阻抗沿着两条走线呈均匀分布。串扰在数字门电路向串扰线打出上升沿时产生，并沿着走线进行传播：

1．互电容Cm和互电感Lm都会向相邻的被干扰线上耦合或“串扰”一个电压。

2．串扰电压以宽度等于干扰线上脉冲上升时间的窄脉冲形式出现在被干扰线上。

3．在被干扰线上，串扰脉冲一分为二，然后开始向两个相反的方向传播。这就将串扰分成了两部分：沿原干扰脉冲传播方向传播的前向串扰和沿相反方向向信号源传播的反向串扰。

串扰类型与耦合机制

根据前面讨论的模型，下面将介绍串扰的耦合机制，并讨论前向和反向这两种串扰类型。

电容耦合机制

电路中的互电容引起的干扰机制：

>干扰线上的脉冲到达电容时，会通过电容向被干扰线上耦合一个窄脉冲。

>该耦合脉冲的幅度由互电容的大小决定。

>然后，耦合脉冲一分为二，并开始沿被干扰线向两个相反的方向传播。

电感或变压器耦合机制

电路中的互电感会引起如下的干扰：

>在干扰线上传播的脉冲将对呈现电流尖峰的下个位置进行充电。

>这种电流尖峰会产生磁场，然后在被干扰线上感应出电流尖峰来。

>变压器会在被干扰线上产生两个极性相反的电压尖峰：负尖峰按前向传播，正尖峰按反向传播。



图2：电容耦合式串扰。



图3：电感耦合式串扰。



图4：反向串扰。



图5：前向串扰。

反向串扰

上述模型导致的电容和电感耦合串扰电压会在被干扰线的串扰位置产生累加效应。所导致的反向串扰包含以下特性：

>反向串扰是两个相同极性脉冲之和。

>由于串扰位置随干扰脉冲边沿传播，反向干扰在被干扰线源端呈现为低电平、宽脉冲信号，并且其宽度与走线长度存在对应关系。

>反射串扰幅度独立于干扰线脉冲上升时间，但取决于互阻抗值。

前向串扰

需要重申的是，电容和电感耦合式串扰电压会在被干扰线的串扰位置累加。前向串扰包括以下一些特性：

>前向串扰是两个反极脉冲之和。因为极性相反，因此结果取决于电容和电感的相对值。

>前向串扰在被干扰线的末端呈现为宽度等于干扰脉冲上升时间的窄尖峰。

>前向串扰取决于干扰脉冲的上升时间。上升沿越快，幅度越高，宽度就越窄。

>前向串扰幅度还取决于线对长度：随着串扰位置随干扰脉冲边沿的传播，被干扰线上的前向串扰脉冲将获得更多的能量。

串扰的表征

本节将通过几个单层PCB上的测量实例来研究串扰的产生机制和前面介绍的几种串扰类型。

注意：欲熟悉多层PCB及其接地层上的串扰问题及其后果，请阅读本文结尾处的参考资料或其它资源。

仪器和设置

为了在实验室中有效地测量串扰，应该使用测量带宽为20 GHz的宽带示波器，并通过一个高品质脉冲发生器输出一个上升时间等于示波器上升时间的脉冲驱动被测电路。同时采用高品质电缆、端接电阻和适配器连接被测PCB。

泰克8000B系列仪器中安装有80E04电子采样模块，是成功测量串扰的理想仪器组合。80E04是一款双通道采样模块，包含有一个TDR阶跃电压产生器，能产生上升时间为17ps的250mv窄脉冲，并以50欧姆的源阻抗输出。测试人员只需连接待测PCB即可。

前向串扰测量

如果只是测量前向串扰，需将所有走线进行端接以消除反射。前向串扰应在良好端接的被干扰线的末端测量。仪器设置见图6。


图6：前向串扰的测量。

如果互电感比互电容耦合的串扰大，那么在干扰脉冲的上升沿处串扰脉冲应为负，宽度等于干扰脉冲的上升时间。图中仪器显示的就是一个幅度为48.45 mV的负脉冲(C4)。干扰脉冲幅度为250 mV，而串扰幅度将近50 mV，因此该干扰脉冲的快速边沿在被干扰线上产生了20%的串扰。见图7。



图7：测量得到的前向串扰。

由于测量时来自80E04的输入阶跃电压具有非常快的边沿，因而得到的串扰过大，并不能代表实际逻辑电路中的驱动信号。例如，如果驱动信号来自一个1.5 ns的CMOS门，产生的串扰脉冲就更宽，幅度也更小。要使测量能够体现出这种情况，可利用仪器的定义算法(Define Math)功能在信号捕获之后增加一个低通滤波器。图7中的M1波形(白色)给出的就是经滤波后的测量结果。需要注意的是M1在垂直方向比未经滤波的波形敏感10倍。

尽管数学分析已经证明，信号捕获后进行低通滤波这种技术的效果与对连接到线上的干扰脉冲进行物理滤波的效果是相同的，但以下几步测量却更有说服力：

>测量由两个上升沿一快一慢而幅度相同的干扰脉冲导致的串扰，

>然后将上升沿快的干扰脉冲导致的串扰通过低通滤波变至慢上升沿干扰脉冲的串扰，最后检查结果。

图8给出了仪器上显示的测量结果：



图8：前向串扰的后滤。

>黄色波形(R2)是慢沿干扰脉冲，红色波形(R3)是由它导致的串扰。

>绿色波形是快沿TDR脉冲(R1)，白色波形(R4)是由它导致的串扰。

>蓝色波形是由白色波形滤波后减缓了脉冲上升沿得到的波形，它代表的就是对串扰进行后滤波的结果。图中显示的红色和蓝色两个串扰波形是以相同的电压刻度显示的。

反向串扰测量



图9：反向串扰的测量。

单测反向串扰时，需将干扰线与被干扰线均端接一个50 欧姆的电阻以消除反射。测量应在被干扰线的左端进行，如图9所示。反射脉冲的幅度很低，宽度是线长的两倍，因为在走线末端的串扰必定要传回走线源端。图??显示的是反向串扰的测量情况，图中快沿干扰脉冲产生的串扰约为?? mV，相当于干扰脉冲幅度的4%。反向串扰的幅度与干扰脉冲的上升时间无关。图10中，下面两个波形为慢沿脉冲产生的串扰和快沿脉冲产生的串扰经后滤波得到的波形，它们的幅度都是6.5 mV。走线线长与干扰脉冲上升时间的差距使得慢沿脉冲产生的反向串扰幅度较小。



图10：测量得到的反向串扰。

因为此时干扰脉冲的上升时间要大于走线的线长，故脉冲边沿沿走线方向回传到走线源端时还未到达幅度顶点。图11所示为利用一台200 ps上升时间发生器(DG2040)和80E04采样模块的17 ps发生器的输出作为干扰脉冲时得到的串扰测量结果。图中显示的3个串扰波形均采用5 mV/div的电压刻度。



图11：反向串扰与信号上升时间是相互独立的。

其中，白色波形是上升时间为17 ps的干扰脉冲产生的串扰经波形运算功能后滤波(post filtering)到200ps上升时间的结果。这些测量都证实，除非干扰脉冲的上升时间超过走线长度，否则该上升时间并不能影响反向串扰。而如果干扰脉冲的上升时间超过走线长度，那么产生的反向串扰幅度较小，因为在此情况下脉冲边沿走过整条走线都还不能达到幅度顶点。

电路设计对串扰的影响

虽然通过仔细的PCB设计可以减少串扰并削弱或消除其影响，但电路板上仍可能有一些串扰残留。因此，在进行电路设计时，还应采用合适的线端负载，因为线端负载会影响串扰的大小和串扰随时间的弱化程度。下面是一个测量实例，它揭示了走线末端与逻辑门电路输出处的线端负载会怎样衰减串扰并减弱形成串扰的成因。