FinFET工艺的布局布线的三大挑战

随着高级工艺的演进，电路设计团队在最先进的晶片上系统内加载更多功能和性能的能力日益增强。与此同时，他们同样面临许多新的设计挑战。多重图案拆分给设计实施过程带来了许多重大布局限制，另外为降低功耗和提高性能而引入 FinFET 晶体管使之更加复杂，因为它对摆设和布线流程带来了更多的限制。适用于高级工艺设计的物理实现工具必须针对引入多重图案拆分和 FinFET 后的摆设、布线、DFM、提取和时序进行增强。

包括多重图案拆分规则在内的设计规则的复杂性和数量已经显著提升，这对布线程序提出了巨大的挑战。

FinFET 同样带来了更多限制，例如电压阈值感知间隔、植入层规则等。这些因素将影响摆设、布局规划和优化引擎，还会直接影响设计的利用率和面积。多重图案拆分收敛和时序收敛相互依存，可以增加设计收敛时间。

图1：较长的全局奇回路违规

布线程序必须能够自动理解颜色，检测并修复多重图案拆分违规，还能够对其进行验证。传统的 DRC 违规往往是局部的，多重图案拆分违规与之不同，如图1所示，它们在本质上可能是全局性的，不仅会影响多个形状，还会在奇回路修复过程中使计算变得极其密集和困难。对布局的任何干扰都有可能产生新的多重图案拆分违规，使信号完整性收敛和多重图案拆分收敛变得极具挑战性。

由于预先存在的形状、电源和接地轨道可能导致较长的利用密集内存进行验证的运行时间，因此需要特别考虑金属1层的布线选择。像非优选慢移这样的传统技术不能用于解决可布线性问题，因为多重图案拆分中禁止使用这些技术。多重图案拆分利用软规则来预防问题，这的确减少了出现多重图案拆分奇回路的可能性，但是仅仅依赖预防会使设计变得非常被动。高效的多重图案拆分收敛需要对布线程序架构进行更新，新架构要有自己的本地色调、验证和冲突解决引擎。

实现工具需要考虑流程的每个阶段的双重图案拆分限制和 FinFET 布局限制之间的相互作用，包括摆放、布线和优化。工具必须遵守大量位置和路径布局规则，例如定位时标准单元和宏的鳍网格对齐规则、最小面积间隔规则以及源极-漏极对接规则。在摆放期间，全局布线程序必须考虑这些规则，同时计算双图案结构层上的资源。通常情况下，这意味着这些层上部署的网数会更少，不像基本负载/容量计算中的那样多。准确对针脚密度建模的能力是非常重要的，因为各个单元需要隔开以便轻松实现线与针脚的连接。在摆放期间，实现工具还必须对拥塞进行建模，提前对拥塞进行估计必须很好地关联详细的布线结果。

通常，优化高级工艺设计是为了在不影响面积大小的前提下获得最佳的性能和功耗。由于存在严格的多重图案拆分和 FinFET 规则和限制，设计利用率和面积日益成为设计团队眼中更大的挑战。尽管 FinFET 大大降低了总功耗，但是由于寄生电阻和电容以及针脚电容均有所提高，动态功耗成分更高（与漏电相比）。多重图案拆分和时序收敛解决方案之间存在冲突，信号完整性收敛因而变得更加困难。有时设计师可以结束两者之间的“乒乓效应”，但这意味着每个已有违规上又出现了新的违规。为了避免这种问题，工具就需要使用新的技术，因为布线扩展和非优先慢移等老技术已经不再有效。优化引擎必须自动了解多重图案拆分和 FinFET 规则，以便同时解决功耗、性能和面积上的要求。

由于多重图案拆分的引入、FinFET 设备、复杂的 DRC/DFM 要求，更多的设计尺寸和多个设计目标等等因素，使高级工艺设计面临一系列重大设计挑战。