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Cadence Allegro现在几乎已成为高速板设计中实际上的工业标准，最新版本是Allegro 17.4。与其前端产品Capture相结合，可完成高速、高密度、多层的复杂 PCB 设计布线工作。
Allegro操作方便、界面友好、功能强大，如仿真方面，信号完整性仿真、电源完整性仿真都能做。
信号线的阻抗匹配；
与其他信号线的空间隔离；
对于数字高频信号，差分线效果会更好。
在布板时，如果线密，孔就可能要多，当然就会影响板子的电气性能，怎样提高板子的电气性能？
对于低频信号，过孔不要紧，高频信号尽量减少过孔。如果线多可以考虑多层板。
去耦电容需要在合适的位置加合适的值。例如，在模拟器件的供电端口就进加，并且需要用不同的电容值去滤除不同频率的杂散信号。
布局合理、电源线功率冗余度足够、高频阻抗、低频走线简洁。
通孔和盲孔对信号的差异影响有多大？应用的原则是什么？
采用盲孔或埋孔是提高多层板密度、减少层数和板面尺寸的有效方法，并大大减少了镀覆通孔的数量。
但相比较而言，通孔在工艺上好实现，成本较低，所以一般设计中都使用通孔。
在涉及模拟数字混合系统的时候，有人建议电层分割，地平面采取整片敷铜，也有人建议电地层都分割，不同的地在电源端点接，但是这样对信号的回流路径就远了，具体应用时应如何选择合适的方法？
如果有高频>20MHz信号线，并且长度和数量都比较多，那么需要至少两层给这个模拟高频信号。
一层信号线，一层大面积地，并且信号线层需要打足够的过孔到地。
a.对于模拟信号，这提供了一个完整的传输介质和阻抗匹配；
c.地回路足够小，因为你打了很多过孔，地又是一个大平面。
在电路板中，信号输入插件在PCB最左边沿，MCU在靠右边，那么在布局时是把稳压电源芯片放置在源靠近接插件（电源 IC输出5V经过一段比较长的路径才到达MCU），还是把电源IC放置到中间偏右（电源IC的输出5V的线到达MCU就比较短，但输入电源段线就经过比较长一段PCB板）？或是有更好的布局？
首先信号输入插件是否是模拟器件？如果是模拟器件，建议电源布局应尽量不影响到模拟部分的信号完整性。
a. 首先稳压电源芯片是否是比较干净，纹波小的电源？模拟部分的供电，对电源的要求比较高；
b. 模拟部分和ＭＣＵ是否是一个电源，在高精度电路的设计中，建议把模拟部分和数字部分的电源分开；
c. 对数字部分的供电需要考虑到尽量减小对模拟电路部分的影响。
在高速信号链的应用中，对于多ASIC都存在模拟地和数字地，究竟是采用地分割，还是不分割地？既有准则是什么？哪种效果更好？
迄今为止没有定论。
一般情况下可以查阅芯片的手册。
ADI所有混合芯片的手册中都是推荐你一种接地的方案，有些是推荐公地、有些是建议隔离地，这取决于芯片设计。
何时要考虑线的等长？如果要考虑使用等长线的话，两根信号线之间的长度之差最大不能超过多少？如何计算？
差分线计算思路：
如果传一个正弦信号，长度差等于它传输波长的一半，相位差就是180度，这时两个信号就完全抵消了。
所以这时的长度差是最大值。以此类推，信号线差值一定要小于这个值。
高速中的蛇形走线，适合在哪种情况？有什么缺点没？比如对于差分走线，又要求两组信号是正交的。
a. 如果蛇形走线在计算机板中出现，其主要起到一个滤波电感和阻抗匹配的作用，用于提高电路的抗干扰能力。计算机主机板中的蛇形走线，主要用在一些时钟信号中，如PCI-Clk、AGPCIK、IDE、DIMM等信号线。
b. 若在一般普通PCB板中，除了具有滤波电感的作用外，还可作为收音机天线的电感线圈等等。如2.4G的对讲机中就用作电感。
c. 对一些信号布线长度要求必须严格等长，高速数字PCB板的等线长是为了使各信号的延迟差保持在一个范围内，保证系统在同一周期内读取的数据的有效性（延迟差超过一个时钟周期时会错读下一周期的数据）。
如INTELHUB架构中的HUBLink，一共13根，使用233MHz的频率，要求必须严格等长，以消除时滞造成的隐患，绕线是惟一的解决办法。
一般要求延迟差不超过1/4时钟周期，单位长度的线延迟差也是固定的，延迟跟线宽、线长、铜厚、板层结构有关，但线过长会增大分布电容和分布电感，使信号质量有所下降。所以时钟 IC引脚一般都接端接，但蛇形走线并非起电感的作用。
相反地，电感会使信号中的上升沿中的高次谐波相移，造成信号质量恶化，所以要求蛇形线间距最少是线宽的两倍。信号的上升时间越小，就越易受分布电容和分布电感的影响。
d. 蛇形走线在某些特殊的电路中起到一个分布参数的LC滤波器的作用。
在设计PCB时，如何考虑电磁兼容性EMC/EMI，具体需要考虑哪些方面？采取哪些措施？
EMI/EMC设计必须一开始布局时就要考虑到器件的位置，PCB叠层的安排，重要联机的走法， 器件的选择等。
例如时钟发生器的位置尽量不要靠近对外的连接器，高速信号尽量走内层并注意特性阻抗匹配与参考层的连续以减少反射，器件所推的信号之斜率（slew rate）尽量小以降低高频成分，选择去耦合（decoupling/bypass）电容时注意其频率响应是否符合需求以降低电源层噪声。
另外，注意高频信号电流之回流路径使其回路面积尽量小（也就是回路阻抗loop impedance尽量小）以减少辐射。还可以用分割地层的方式以控制高频噪声的范围。
最后，适当的选择PCB与外壳的接地点（chassis ground）。
请问射频宽带电路PCB的传输线设计有何需要注意的地方？传输线的地孔如何设置比较合适，阻抗匹配是需要自己设计还是要和PCB加工厂家合作？
这个问题要考虑很多因素。比如PCB材料的各种参数，根据这些参数最后建立的传输线模型，器件的参数等。阻抗匹配一般要根据厂家提供的资料来设计。
在模拟电路和数字电路并存的时候，如一半是FPGA或单片机数字电路部分，另一半是DAC和相关放大器的模拟电路部分。各种电压值的电源较多，遇到数模双方电路都要用到的电压值的电源，是否可以用共同的电源，在布线和磁珠布置上有什么技巧？
一般不建议这样使用，这样使用会比较复杂，也很难调试。
在进行高速多层PCB设计时，关于电阻电容等器件的封装的选择的，主要依据是什么？常用哪些封装，能否举几个例子。
0402是手机常用；
0603是一般高速信号的模块常用；
依据是封装越小寄生参数越小，当然不同厂家的相同封装在高频性能上有很大差
异。
这个要综合考虑。在首先考虑布局的情况下，考虑走线。
在进行高速多层PCB设计时，最应该注意的问题是什么？能否做详细说明问题的解决方案。
最应该注意的是设计，就是信号线、电源线、地、控制线这些你是如何划分在每个层的。
一般的原则是模拟信号和模拟信号地至少要保证单独的一层。电源也建议用单独一层。
请问具体何时用2层板，4层板，6层板？在技术上有没有严格的限制（除去体积原因）？是以CPU的频率为准还是其和外部器件数据交互的频率为准？
采用多层板首先可以提供完整的地平面，另外可以提供更多的信号层，方便走线。
对于CPU要去控制外部存储器件的应用，应以交互的频率为考虑，如果频率较高，完整的地平面是一定要保证的，此外信号线最好要保持等长。
PCB布线对模拟信号传输的影响如何分析，如何区分信号传输过程中引入的噪声是布线导致还是运放器件导致？
这个很难区分，只能通过PCB布线来尽量避免布线引入额外噪声。
对高速多层PCB来说，电源线、地线与信号线的线宽设置为多少是合适的，常用设置是怎样的，能举例说明吗？例如工作频率在300Mhz的时候该怎么设置？
300MHz的信号一定要做阻抗仿真计算出线宽和线和地的距离；电源线需要根据电流的大小决定线宽，在混合信号PCB的时候一般就不用“线”来表示地了，而是用整个平面，这样才能保证回路电阻最小，并且信号线下面有一个完整的平面。
a. 电子元器件的发热；
b. PCB本身的发热；
在这三个热源中，元器件的发热量最大，是主要热源，其次是PCB板产生的热，外部传入的热量取决于系统的总体热设计，暂时不做考虑。
那么热设计的目的是采取适当的措施和方法降低元器件的温度和PCB板的温度，使系统在合适的温度下正常工作。主要是通过减小发热，和加快散热来实现。
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