进入2.0阶段的AI芯片，在云端、边缘和终端的挑战

2015年，芯片设计公司数量为736家，一年后，几乎翻了一倍成为1362家。其中，AI芯片最为耀眼。经过几年的探索和沉淀，AI的发展也许已经悄然进入2.0阶段。

大家更加注重与特定应用场景的结合，比如智能汽车，智能安防等;有部分则从单纯的基于ASIC的方式转向尝试通用计算道路的探索，兼顾通用性并针对一些重点应用做相应的优化。少了吵吵嚷嚷的热闹，多了踏踏实实的落地。

随着应用的深入和落地，云端、边缘和终端侧多点开花。每个节点的芯片侧重点可能略有不同，云端更加强调性能的极致，通常采用异构的芯片架构，用GPU或者专用的ASIC芯片与CPU配合，处理复杂的数据训练或者inference的工作，那GPU/ASIC之间以及GPU/ASIC与CPU之间以及GPU/ASIC与存储模块之间都需要极高性能的接口来支撑，如PCIe、CCIX、GenZ、DDR等;

边缘或者终端侧虽然不像云端对性能要求那么高，但是他们需要面对更多复杂的应用场景，如前面提到的智能驾驶、智能医疗、工业智能等，那么他们会在兼顾性能的同时更加看重能耗比的指数，因此也会有一些新的接口或者总线类型来适应他们的应用，如MIPI、UFS、LPDDR等。

从云端的总线来看，前面提到有很多种，我们以PCIe来举例。虽然它的效率和性能并不是最高的，但它目前是最成熟的，用的也比较多。目前商用落地的是PCIe 4.0技术，那到今年年底，有一些领先的服务器厂商就会推出PCIe 5.0的样品。那PCIe 5.0的速率已经达到了32Gbps，而且在这个速率下还要考虑到与前代的兼容，它的channel loss会非常大，在奈奎斯特频率下会达到36dB。在如此高的速率下要保证这么高的设计余量，对设计工程师来说，这是一个非常大的挑战。

举例来说，即使经过非常复杂的预加重、均衡、信道训练等，那最终达到芯片接收端，芯片内部的眼高不会超过15mW，眼宽不会超过10ps。这是非常非常小的余量。如果设计的余量不够，那总线的丢包率就会比较高，就会导致重传，那芯片的效率就大大降低了。那如何实现更大的设计余量?如何去测试设计的余量，如何将设计和测试做闭环验证都是工程师面临的巨大挑战。

那对于边缘或者终端侧来说，要考虑成本、要考虑功耗。所以它的总线技术不会像云端走的那么快，但它会采用一些特殊的总线来适应终端场景的需求。比如在云端更多的采用类似PCIe这种来做计算，但在终端/边缘侧则更多的采用类似MIPI这种总线进行计算或者数据的传输;在云端的数据存储总线可能会用到DDR4或者DDR5，但在终端/边缘，可能更多的会用到LPDDR;对于云端，可能更多的使用PCIe等去做扩展，而终端会更多倾向于用USB去做扩展。所以两者差异还是很大的。

除了速率上的不同，终端侧其实还需要考虑连接的简洁性以及功耗的性能，所以终端侧的总线的内部协议或者信号的调整方式上反而更加复杂一些。比如Type-C接口，它外面的连接非常简洁，但是其实它内部协议非常复杂。

它要考虑正反插，要考虑供电，要兼容显示和数据传输等等，所以终端侧的这些总线的设计要求与云端又不一样。

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