电子微组装可靠性设计的挑战

本篇内容根据《电子微组装可靠性设计》改编，本篇的思维导图如下

电子微组装可靠性设计的挑战，来自两个方面：一是高密度组装的失效与控制；二是微组装可靠性的系统性设计。

一、高密度组装的失效与控制

高密度组装的代表性互连模式有两类，一类是元器件高密度组装，有两种典型的芯片组装方式，即芯片并列式组装（2D）和3D-芯片堆叠组装结构叠层式，如图1和图2所示；另一类是高密度微互连，例如，3D叠层芯片TSV硅通孔、高密度低拱形丝键合，如图3和图4所示。

图1 芯片并列式组装（2D）

图2 3D-芯片堆叠组装结构

图3 3D叠层芯片TSV硅通孔

图4 3D叠层芯片高密度低拱形丝键合

从电子微组装的发展趋势可以看出，微组装技术的发展必然带来产品的更高密度封装，而高密度封装的可靠性问题，主要是产品内部热流密度增加导致的温升、微互连间距减小导致的短路风险、封装体内元器件电磁干扰及潜在传播路径等问题。

图5 电子封装50多年的演变和发展趋势

1．2D和3D IC高密度组装的热问题

2D-IC或3D-IC的高密度组装方式，面临的严重问题是如何散热，这一问题已成为限制高密度集成特别是三维集成技术发展的瓶颈。微组装产品中的有源器件芯片，是微组装产品的主要热源，由于高密度组装，产品热功率密度（W/mm2）增大，芯片之间、芯片与元件之间热耦合效应突出。这时，芯片PN结温TJ或沟道温度Tch，以及元件热点温度THS，不仅仅取决于器件自身功耗大小，还取决于邻近元器件的功耗以及相互间的热耦合效应，内装元器件组装密度越高，芯片间的热耦合效应就越明显，引起芯片额外的温升就越高，使得元器件温度余量减少、有机材料加快老化。

尽管针对高密度封装稳态、瞬态热管理问题，人们开展了大量研究，提出了各种热分析方法和散热设计方法。例如，2009年ITRS组装封装技术工作组，在SiP组装封装技术报告中，对于SiP叠层芯片热设计和热管理，提出了针对系统热点和功耗控制的热设计基本原则，在考虑最坏情况和典型使用条件下，建议将最大功耗芯片叠层在底部的主要散热面，最小功率芯片叠层在顶部，并设计基板埋置热沉和系统压电散热器，以保证顶部芯片热点温度控制和系统级散热管理。但是，组装密度不断提升和产品体积不断缩小的市场需求，不断给更高封装密度的热设计带来新的挑战。

2．TSV高深宽比（h/d）的互连可靠性问题

TSV通孔技术是实现芯片3D叠层组装的关键技术。作为多芯片层间互连的TSV通孔，由于有较高的深宽比，以及通孔工艺和结构特性，与基板通孔结构相比，TSV通孔结构面临更严重的热应力、机械应力带来的可靠性问题。例如，铜填充的TSV在温度变化应力作用下，铜硅热膨胀失配可能导致TSV的硅基板开裂；TSV与倒装芯片凸点互连的金属间化合物（IMC）在温变剪切应力作用下可能断裂。

针对3D封装中，TSV通孔的可靠性和失效问题，人们开展了大量研究。例如，对3D封装TSV结构热膨胀行为进行了研究，分析了Si/Cu结构的CTE失配结果，认为在温度变化过程中，TSV邻近Si的最大应力是张应力，但同时由于叠片结构中TSV通孔的存在，可以降低芯片分层的风险；对超薄芯片堆叠的3D集成组装技术和失效问题进行了研究，认为芯片减薄过程的机械损伤给芯片叠层组装带来潜在问题，当芯片堆叠厚度和TSV数量增加时热膨胀失配更为严重，温变应力下顶层芯片互连点将面临更严酷的可靠性问题，需要设计合适的TSV尺寸并优选材料，以提高温变环境的适应性；对基于TSV的片上网络芯片（3D NoC）可靠性问题的研究，认为3D NoC中TSV的主要失效问题，有TSV硅片翘曲、TSV层间垂直连接、CTE失配引起的热应力问题；对三维芯片堆叠高深宽比（h/d）的Cu通孔互连研究，认为Cu电镀工艺优化是获得良好导电通道的关键；对基于TSV的2.5D和3D堆叠IC模块的测试研究，提出了包含TSV通孔信息的测试流程、测试内容、测试端口的解决方案。

标准JEP 158（2009）3DChip Stack with Through-Silicon Vias（TSVS）: Identifying，Evaluating and Understanding Reliability Interactions，针对3D芯片堆叠的TSV硅通孔可靠性问题描述，归纳起来有以下观点：

● TSV硅片尺度因素、Cu与Si之间CTE差异因素，引起TSV通孔界面应力集中；

● 场效应管（FET）对应力敏感，FET电性能变化与其和TSV的距离有关，影响FET耗损；

● TSV硅（Si）片非常薄（＜100μm），远比传统器件芯片薄，更易碎或开裂；

● 带有TSV的芯片堆叠结构，内部高温热点问题突出；

● 薄型TSV硅片（＜100μm），在温循中易翘曲，可能导致与芯片互连的开路，或芯片堆叠工艺中使溶化的芯片倒装凸点焊球在侧面短路；

● TSV通孔侧壁的硅氧化绝缘层，可能存在缺陷，导致Cu通路与硅片存在潜在漏电通路。

从产品层面来看，为提升TSV互连的可靠性，人们关注的热点问题仍是满足可靠性要求的TSV尺寸、材料的设计，目前商业化SiP产品的TSV解决方案，设计了针对2.5D和3D封装的TSV结构和线上/线下测试方法（MEOL）。不过，尽管TSV技术在高密度集成方面具有绝对优势，但TSV技术的高成本和可靠性潜在问题，仍是目前其拓展应用过程中最具挑战的问题。

3．电子微组装其他失效问题

电子微组装的其他失效问题，还包括丝键合界面退化、芯片黏结强度退化、黏结胶老化等互连问题，内装元器件高密度组装和布线布局带来的电磁干扰和潜在传播路径问题，以及封装盖板开裂、玻璃绝缘子泄漏、水汽渗入等封装问题。

需要强调的是，微组装失效模式和失效机理，与其承受的载荷应力类型及应力大小直接相关，系统性梳理这些失效模式、失效机理及相关载荷应力，形成失效模式机理库，是微组装可靠性设计的重要基础支撑。ITRS组装封装技术工作组，在2009年的报告中，对系统级封装（SiP）的4类典型失效机理、相关失效的应力和失效部位进行了归纳和分类。SiP失效机理分类及失效原因见表1。

表1 SiP失效机理分类及失效原因

二、微组装可靠性的系统性设计

针对微组装可靠性要求的系统性设计，关键要解决三方面问题：针对高密度组装封装失效的系统性控制设计、微组装可靠性与性能及制造的协同设计、微组装产品多机理失效的可靠性建模。

1．针对高密度组装封装失效的系统性控制设计

面对高密度组装封装带来的各种失效问题，如何系统性分析和设计，全面有效地控制失效，是解决微组装可靠性设计问题需要面临的挑战之一。

从大量的分立器件、HIC、MCM、微波组件、电真空器件失效分析案例和使用背景可以看出，产品封装失效与其使用环境或直接载荷应力有关。例如，气密封装HIC，内装裸芯片键合盘（pad）铝膜腐蚀导致内引线键合点开路失效，与HIC内部水汽含量、pad沾污、环境温度有关，一旦pad表面达到三个水分子层厚度的水膜，表面腐蚀即发生，水汽含量、环境温度、沾污，这三类应力是导致铝pad失效的直接应力因素；再如，微波功率管，烧毁失效模式，与管子的温度载荷应力和电载荷应力有关，基板与底座焊接空洞的出现是温度过高的原因，输出匹配电容击穿是电载荷过应力的原因。通过应力类别及应力来源分析，可以有效发现设计或工艺控制中存在的问题。各类载荷应力下的典型微组装失效模式如下。

● 温度应力类失效：高温导致的有机材料、内装元器件退化，温变导致的焊点疲劳等；

● 机械应力类失效：机械振动导致封装盖板疲劳开裂，机械冲击导致内装元器件黏结脱落等；

● 潮湿应力类失效：水汽引起的芯片腐蚀、外壳腐蚀、露点失效等；

● 电磁应力类失效：内装元器件及导线之间的电磁干扰等；

● 盐雾应力类失效：盐雾导致外壳、引脚腐蚀和断裂等；

● 辐射应力类失效：总剂量、单离子效应导致半导体器件失效等；

● 耦合应力类失效：温变/振动致焊点低/高周加速疲劳，低电压/温度/湿度致电化学迁移等。

因此，以载荷应力类型为主线，对各类微组装进行可靠性设计的方法，是贯穿可靠性物理思想、系统实施失效控制的一种设计思路，在方法层面，能够覆盖现有的和今后新型的微组装可靠性设计。从可靠性的基本概念来理解，如果可靠性定义中，用“可靠度”来度量微组装的可靠性，把“规定的条件和规定的时间”视为可靠性的应力约束条件，则从数学、物理的角度进一步解读可靠性定义，可以认为可靠性在数学上强调产品完成规定功能的概率即可靠度R（t），在物理上强调产品达到预期可靠度的应力约束条件[Fr（i，j）]（m+1）×n。所以，以载荷应力为主线的可靠性设计思想和方法，具有更强的基础性、系统性和清晰的物理意义，强化了基于失效物理（PoF）的可靠性设计理念，这也正是本书的核心思想。但是，基于失效物理并以载荷应力为主线的可靠性设计方法，难点是载荷应力分析和量化提取，不仅要解决一般环境单一应力下的可靠性设计，还要面对复杂环境多应力耦合下的可靠性设计，这也是目前微组装可靠性技术领域关注的热点问题。

2．微组装可靠性与性能及制造的协同设计

针对微组装失效控制实施的可靠性设计，前提是不影响产品既定的设计性能，同时适应现有的制造工艺能力，所以考虑微组装可靠性与性能及制造之间的协同设计，是系统性解决微组装可靠性设计所面临的挑战之二。

微组装的这种协同设计，实际上是产品设计过程中的可靠性与性能和制造能力之间的权衡。在协同设计中，应综合考虑产品的可靠性、电性能、热性能、机械性能、防潮性、抗电磁干扰性能、抗辐照性能和可测试性等要求，特别是热性能、机械性能，既要考虑高密度组装带来的应力耦合问题，还要考虑微组装结构和材料随时间的退化问题；既要考虑短期工作期间的热、机械极限性能，也要考虑长期工作期间与热、机械应力相关的可靠性问题；既要考虑制造工艺技术能力，也要考虑制造工艺技术的稳定性和离散性问题。可以通过可靠性设计指标的分解，综合考虑各类性能之间的协同设计，量化制订设计指标；通过容差分析和从产品结构到制造工艺的健壮设计，解决参数漂移和性能退化带来的产品可靠性问题。

例如，ITRS组装封装技术工作组，在2009年的SiP组装封装技术报告中，分析了可靠性设计对SiP的影响，提出了针对SiP的有效协同设计概念，认为应该考虑物理尺寸、热问题、机械问题、电气设计和可靠性问题之间的相互影响，通过各种性能要求与可靠性要求之间的权衡，实现SiP可靠性与性能之间的协同设计，比如在进行高密度布线间距设计时，需要在布线间距和沾污桥连短路风险之间进行权衡；需要同时在多个方面评估SiP可靠性，以获得最佳的协同设计，比如键合完整性、电迁移、潜在失效部位、板级可靠性、温度循环适应性、基板弯曲、热阻抗、元器件可靠性等，SiP协同设计程序，如图6所示。同时，该报告还针对SiP的芯片-封装-系统协同设计需求，重点从三个方面分析了SiP协同设计所面临的挑战：

● 芯片-封装-系统的电气模拟和设计挑战：高密度布线耦合问题，EMC问题，3D键合丝问题；

● 芯片-封装-系统的热模拟和设计挑战：80%～90%的热量传导至PCB，堆叠封装热问题突出；

● 芯片-封装-系统的机械/应力模拟和设计挑战：板级弯曲、界面应力模拟，分层、开裂问题。

图6 SiP协同设计程序

3．微组装多机理失效的可靠性建模

可靠性模型的作用是评估产品的可靠性，包括失效率、寿命或可靠度的评估，可采用数理统计方法建模，也可采用基于失效物理的寿命-应力方法建模，通过可靠性模型的分析计算，可以评估微组装产品可靠性设计是否达到预期设计指标。微组装产品可靠性建模，考虑两个阶段：随机失效阶段的失效率模型、耗损失效阶段的可靠寿命模型，前者针对相互独立的随机失效事件，后者针对相互独立和相互关联的退化性事件。

微组装产品在电路功能上没有考虑冗余设计，所以随机失效阶段的失效率建模，无须考虑可靠性并联模型，只需要考虑串联模型；耗损失效阶段的寿命建模，重点考虑多个退化机理对产品耗损寿命的影响，采用多机理竞争失效模式判定产品的失效时间。分析多机理退化参量的相关性及其可靠性建模问题，是系统性解决微组装可靠性设计所面临的挑战之一。

1）随机失效阶段的失效率模型

对于微组装产品在随机失效阶段的可靠性建模，采用数理统计方法，虽然这一阶段的可靠性模型是最简单和最保守的串联模型，但各串联单元的应力响应提取是建模后可靠性评价的难点。

在随机失效阶段，产品可能发生各种随机性失效，由于这些失效是受到随机质量因素或外界过应力冲击所导致的，对于微组装产品，随机失效阶段的各种随机失效模式相互独立，产品可靠性模型采用串联模型，其中微组装互连结构可以作为独立的串联单元考虑。

因为，内装元器件的高密度集成，元器件之间的微组装互连和多层布线基板发生随机失效的问题更加突出；此外，从微组装可靠性设计分析的需要，单独考虑微组装互连对失效率的贡献，便于设计分析和问题的剥离，则，微组装产品失效率λ∑是内装元器件失效率λi与微组装失效率λj之和。

2）耗损失效阶段的可靠寿命模型

对于产品在耗损失效阶段的可靠性建模，用失效物理和可靠性统计的方法，建立基于多机理或多模式竞争失效的产品寿命模型，并考虑多机理相互独立或相互关联的退化过程。

在耗损失效阶段，产品耗损寿命终了的原因是性能退化，产品性能退化的发生，往往伴随着多个退化机理或多个退化通道（退化模式），多个机理可以发生在某个互连点上，如元器件焊点，亦可以发生在电路中不同的元器件上，产品最终失效是不同退化机理之间或不同退化模式之间的竞争结果，三个退化机理竞争失效示意图如图7所示，产品退化寿命决定于退化参量中最早达到失效阈值的退化机理，如果考虑每个退化机理的失效概率分布问题，产品退化寿命决定于寿命时间内累积失效概率（T＜t）最大的退化机理，三个竞争失效机理的失效概率分布如图8所示，而退化寿命的可靠度则取决于这些退化机理或退化模式的关联程度。

图7 三个退化机理竞争失效示意图

图8 三个竞争失效机理的失效概率分布

（1）多个退化机理的相关性分析

产品中多个退化机理或退化模式之间的相关性与相互影响，决定了产品可靠寿命的评估结果，这种关联性是由产品电路和结构设计特性、产品不同部位同类工艺和材料、高密度组装多应力耦合因素以及退化物理过程的相互影响所引起的。采用协方差、相关系数分析方法，可以确定多个退化机理或退化模式间是否相关，以及相关的程度。若多个退化机理或退化模式不相关，则产品的可靠度由串联系统决定；若多个退化机理或退化模式相关，则产品可靠度由相关机理的多维联合概率密度计算获得，其分析的难点在于如何利用失效物理方法或试验统计方法，建立各相关退化机理的退化参量概率密度函数。

① 导致多机理相互关联的因素

微组装产品退化过程中，多个退化机理或退化模式之间，在退化进程中往往存在某种联系，确定退化机理之间的相关性和导致这种相关性的因素，目的是准确评估产品的可靠性，有针对性地优化设计产品。

影响产品多个退化机理相互关联的因素，包括电路设计、结构设计、工艺设计和使用环境应力等因素，其核心是退化过程带来的应力变化和性能参数的相互影响。大量的失效分析案例和退化机理分析表明，这些退化机理之间的相关性，是一种典型的从属退化关系。

从属退化，是指产品中由于某个元器件退化而引发其他元器件的加速退化或减速退化，或者由产品中互连焊点的某种退化机理引发另一种退化机理加速或减速退化。在从属退化因素的作用下，多个元器件或互连焊点的退化机理不再相互独立。比如，功能模块中，电路上某个器件性能退化，引起电路中另一个器件性能加速退化，它们之间存在因果关系的从属关系。

② 基于协方差的相关性分析

协方差分析是建立在方差分析和回归分析基础上的一种统计分析方法，用于衡量两个随机变量的总体误差。期望值分别为E（X）与E（Y）的两个随机变量X与Y的协方差Cov（X，Y）定义为：

Cov(X,Y)=E{[X-E(X)][Y-E(Y)]}

通过退化参量之间的协方差统计分析，可以确定多个退化机理或退化模式是否相关，以及相关性的强弱。无论是共因退化机理还是从属退化机理，都可以在协方差中得到体现。

③ 基于相关系数的相关程度分析

相关系数是用于反映随机变量之间相关性密切程度的统计指标，用于度量多个退化参量的相关程度，以及它们之间是正相关还是负相关，可以用相关系数来描述。通过相关系数分析，可以进一步明确产品退化机理之间的相互影响和作用效果，确定产品退化的本质因素。

（2）多个退化机理相互独立的可靠寿命模型

产品在规定应力下，所有退化参量x1（t），x2（t），…，xn（t）之间均相对独立，相应的退化机理亦相互独立。

这时，产品的可靠性模型可以等效为多个退化参量组成的串联系统，而产品的退化寿命是多个机理竞争的结果，以最早达到失效阈值的“短板机理”来表征产品的耗损寿命。

（3）多个退化机理相互关联的可靠寿命模型。

产品在规定应力下，协方差元素所代表的退化参量之间存在关联，退化机理亦相互关联；若协方差矩阵的非对角线所有元素均不为0，则表示所有退化参量均存在关联，退化机理亦关联。

这时，产品的可靠性模型不能完全等效为多个退化参量组成的串联系统，但产品的退化寿命仍是多个退化机理竞争的结果，以最早达到失效阈值的“短板机理”来表征产品的耗损寿命，产品此时的可靠度评估，需要通过建立多维随机变量的联合概率密度函数来获得。

（4）多机理可靠寿命评估的难点问题

第一个问题是多个退化机理相互关联的可靠性建模。上述介绍已经知道，对于多个退化机理，当多个退化参量不相关时，产品可靠性建模采用串联模型；当多个退化机理相关时，如果相关性和退化参量的协方差可获得，产品可靠性建模可以通过数理统计的协方差矩阵，得到产品的联合概率密度分布函数，难点是要解决每个单一退化参量的概率密度分布函数；多个退化机理相关，但其相关性和相关程度未知，已知每个单退化量的边缘密度分布时，产品可靠性建模可以采用Copula函数融合多退化量的边缘密度分布，得到产品的联合概率密度分布函数，同样，难点是要建立每个单一退化参量的概率密度分布函数，并要考虑非线性退化带来的影响。

通过串联可靠度模型计算结果，以及多退化参量的联合概率密度函数仿真结果表明，当忽略退化参量间的相关性时，得到的可靠度评估结果将比考虑相关性时得到的结果要小，或者说，假设退化参量具有独立性，将会低估产品的可靠性。因此，如果多机理可靠性评估的目的是支撑产品的可靠性设计，采用串联模型处理，不考虑多个退化参量之间的相关性，将得到一个比考虑相关性时更保守的可靠性设计方案，在产品可靠性设计时，亦可以按单机理退化控制来设计，其代价可能是牺牲一定的几何空间、产品重量和成本。

第二个问题是多应力耦合的识别和提取。建立主要单一退化参量概率密度函数，是多机理微组装产品可靠性建模的核心基础，由于产品是通过微组装技术实现其高密度集成的，当产品在复杂环境下工作时，各元器件之间、微组装互连之间存在明显的多应力耦合，使各退化机理应力水平发生变化，如何有效识别退化部位微观区域的多应力耦合机制，量化提取耦合应力，对基于加速应力试验的模型的建立和耗损寿命外推至关重要，也是难点。