搞定ADC，交织型ADC面临那些问题?

ADC，可以说是常用的器件或者电路了。只要大家是电子、自动化等相关行业，都必定听过ADC的称呼。即使是游戏玩家，也听过ADC，只不过该ADC不是我们即将讨论的ADC而已。在本文中，小编将介绍交织型ADC面临的一些问题。如果你对ADC具有兴趣，不妨继续往下阅读哦。

模拟数字转换器即A/D转换器，或简称ADC，通常是指一个将模拟信号转变为数字信号的电子元件。通常的模数转换器是将一个输入电压信号转换为一个输出的数字信号。由于数字信号本身不具有实际意义，仅仅表示一个相对大小。故任何一个模数转换器都需要一个参考模拟量作为转换的标准，比较常见的参考标准为最大的可转换信号大小。而输出的数字量则表示输入信号相对于参考信号的大小。

在交织组合ADC时存在一些挑战，还有一些注意事项。由于与交织型ADC相关的缺陷，输出频谱中会出现杂散。这些缺陷基本上是两个正在交织的ADC之间不匹配。输出频谱中的杂散导致的基本不匹配有四种。包括失调不匹配、增益不匹配、时序不匹配和带宽不匹配。

其中最容易理解的可能是两个ADC之间的失调不匹配。每个ADC都会有一个相关的直流失调值。当两个ADC交织并在两个ADC之间来回交替采样时，每个连续采样的直流失调会发生变化。每个ADC如何具有自己的直流失调，以及交织输出如何有效地在这两个直流失调值之间来回切换。输出以fS/2的速率在这些失调值之间切换，将导致位于fS/2的输出频谱中产生杂散。由于不匹配本身没有频率分量，并且仅为直流，因此出现在输出频谱中的杂散频率仅取决于采样频率，并将始终出现在fS/2频率下。杂散的幅度取决于ADC之间失调不匹配的幅度。不匹配值越大，杂散值就越大。为了尽可能减少失调不匹配导致的杂散，不需要完全消除每个ADC中的直流失调。这样做会滤除信号中的所有直流成分，不适合使用零中频(ZIF)架构的系统，该架构信号成分复杂，DC量实际是有用信号。相反，更合适的技术是让其中一个ADC的失调与另一个ADC匹配。选择一个ADC的失调作为基准，另一个ADC的失调设置为尽可能接近的值。失调值的匹配度越高，在fS/2产生的杂散就越低。

交织时要注意的第二个不匹配是ADC之间的增益不匹配。在这种情况下，有一个不匹配频率分量。为了观察这种不匹配，必须向ADC施加信号。对于失调不匹配，无需信号即可查看两个ADC的固有直流失调。对于增益不匹配，如果不存在信号，就无法测量增益不匹配，因而无法了解增益不匹配。增益不匹配将会产生与输入频率和采样速率相关的输出频谱杂散，出现在fS/2 ± fIN处。为了最大程度地降低增益不匹配引起的杂散，采用了与失调不匹配类似的策略。选择其中一个ADC的增益作为基准，另一个ADC的增益设置为尽可能接近的值。每个ADC增益值的匹配度越高，输出频谱中产生的杂散就越小。

接下来，我们必须探讨两个ADC之间的时序不匹配。时序不匹配有两个分量：ADC模拟部分的群延迟和时钟相位偏差。ADC中的模拟电路具有相关的群延迟，两个ADC的群延迟值可能不同。此外还有时钟相位偏差，它也包括两个分量：各ADC的孔径不确定性和一个与输入各转换器的时钟相位精度相关的分量。图6以图形说明ADC时序不匹配的机制和影响。与增益不匹配杂散相似，时序不匹配杂散也与输入频率和采样速率呈函数关系，出现在fS/2 ± fIN处。

为了尽可能降低时序不匹配引起的杂散，需要利用合适的电路设计技术使各转换器模拟部分的群延迟恰当匹配。此外，时钟路径设计必须尽量一致以使孔径不确定性差异最小。最后，必须精确控制时钟相位关系，使得两个输入时钟尽可能相差180°。与其他不匹配一样，目标是尽量消除引起时序不匹配的机制。

最后一个不匹配可能最难理解和处理：带宽不匹配。带宽不匹配具有增益和相位/频率分量。这使得解决带宽不匹配问题变得更为困难，因为它含有另外两个不匹配参数的分量。然而，在带宽不匹配中，我们可在不同的频率下看到不同增益值。此外，带宽具有时序分量，使不同频率下的信号通过每个转换器时具有不同的延迟。出色的电路设计和布局布线实践是减少ADC间带宽失配的最好方法。ADC之间的匹配越好，则产生的杂散就越少。正如增益和时序不匹配会导致在输出频谱的fS/2 ± fIN处产生杂散一样，带宽不匹配也会在相同频率处产生杂散。

以上便是此次小编带来的“ADC”相关内容，通过本文，希望大家对交织型ADC面临的问题具备一定的了解。如果你喜欢本文，不妨持续关注我们网站哦，小编将于后期带来更多精彩内容。最后，十分感谢大家的阅读，have a nice day!