EDA细分门类及全球竞争与发展现状

EDA 工具是集成电路设计和制造流程的支撑，是集成电路设计方法学的载体，也是连接设计和制造两个环节的纽带和桥梁。

集成电路企业需要在 EDA 工具的帮助下完成设计和制造的过程，故根据 EDA 工具使用阶段可以分为集成电路制造类 EDA 工具和集成电路设计类 EDA 工具两个主要大类。

其中制造类 EDA 工具主要用于集成电路制造的工艺平台开发阶段及晶圆生产阶段，设计类 EDA 工具主要用于集成电路的设计阶段（数字集成电路 EDA、模拟集成电路 EDA 属 于设计类 EDA 按电路类型的分类方式），其对应的关键环节如下图：

图：集成电路设计和制造流程、关键环节及相应 EDA 支撑关系

EDA 工具的细分门类情况及其具体作用

根据上述集成电路设计和制造流程的主要阶段、关键环节图，可将各 EDA 工具支撑的相应关键环节进行进一步细分，其所属的细分门类、具体作用及市场 主要供应方如下：

图：EDA 工具的主要大类及细分门类示意图

1、集成电路制造类 EDA 工具

集成电路制造类 EDA 工具主要指晶圆厂（包括晶圆代工厂、IDM 的制造部 门等）在工艺平台开发阶段和晶圆生产阶段使用的，用于支撑其完成半导体器件 /制造工艺开发、器件建模和 PDK、集成电路制造等环节的 EDA 工具。

该等工具能够帮助晶圆厂完成半导体器件和制造工艺的设计，建立半导体器件的模型并通 过 PDK 或建立 IP 和标准单元库等方式提供给集成电路设计企业，并在后续根据物理实现后的设计文件完成制造时，优化制造流程，提高量产良率。

2、集成电路设计类 EDA 工具

集成电路设计类 EDA 工具主要指集成电路设计企业在集成电路设计阶段使 用的，用于支撑其基于晶圆厂提供的 PDK 或 IP 和标准单元库进行的电路设计， 对设计结果进行电路仿真及验证，并进行设计优化，最终通过物理实现形成设计文件的 EDA 工具。该等工具能够帮助集成电路设计企业自动化地完成主要设计 环节，提高设计效率和设计质量，优化设计以提升产品的性能等指标，并对集成电路的功能运行进行模拟，以验证功能和性能指标，保障芯片达到设计标准和较高量产良率，并缩短产品上市时间。

集成电路设计类 EDA 工具通常有两种分类方式，按电路类型分类和按应用 场景分类。

①按电路类型分类 

按电路类型分类属于传统的分类，该方式根据集成电路处理的信号不同，分为数字集成电路设计类 EDA 工具（“数字 EDA 工具”）和模拟集成电路设计类 EDA 工具（“模拟 EDA 工具”）。

电学中，将连续变化的电压、电流等物理量称为模拟信号，而离散变化的电压、电流则称为数字信号。数字电路是用数字信号完成对数字量进行算术运算和 逻辑运算的电路。通常数字电路的单元结构简单，集成度高，需要对数字信号进 行快速处理，通常对数字集成电路设计的软件自动化程度要求相对较高；模拟电路是处理外界连续的模拟信号（图像、声音、触感、温度、湿度等）或者虽然不能直接感知但是客观存在的模拟信号（微波等）的电路，通常需要更多的人工干预。

在集成电路行业发展早期，芯片的规模和集成度相对较低，芯片的功能相对 单一，数字电路和模拟电路相对独立，EDA 工具分类也相对清晰，对应 EDA 流程也相对简单。

②按设计应用分类

随着芯片集成度和功能复杂度的提升，传统的单一数字电路或模拟电路难以满足高端 SoC 芯片的设计需求，大规模乃至超大规模集成电路中，往往既存在 数字电路也存在模拟电路。面对上述复杂的设计需求，并结合所采用的工艺平台 的特点，领先的芯片设计和制造公司基于各领先 EDA 公司提供的按照传统产品 类型分类的数字 EDA 工具和模拟 EDA 工具进行评估、验证和组合，从而打造针对各自不同类别芯片的 EDA 设计流程，并最终形成相应的全流程解决方案。

根据 WSTS 报告，芯片按设计应用可分为模拟芯片、微处理器芯片、逻辑芯片、存储器芯片等四个细分门类，各门类芯片产品类型众多，所对应的 EDA 解决方案所使用的 EDA 工具和 EDA 设计流程差异性也较大，均为不同设计方法学的体现和载体。

EDA行业的竞争格局

1、决定 EDA 行业竞争格局的关键指标

决定 EDA 行业竞争格局的关键指标为 EDA 公司核心产品的国际市场竞争 力，即全球领先集成电路企业认可和量产采用情况。在此基础上，能否基于自身核心产品及技术形成的关键流程或全流程解决方案也是影响 EDA 行业竞争格局 的重要指标。

随着集成电路行业的技术迭代，先进工艺的复杂程度不断提高，下游集成电路企业设计和制造高端芯片的成本和风险急剧上升。从芯片制造端看，在设备投入方面，以先进的 5nm 工艺节点为例，根据 IBS 的数据，集成电路制造厂商的设备投入成本超 150 亿美元，是 14nm 工艺的两倍以上、28nm 工艺的四倍左右。

高额的资本支出给晶圆厂的生存和发展带来了严峻的挑战；从芯片设计端看，根据 IBS 报告，以先进工艺节点处于主流应用时期的芯片设计成本为例，工艺节点为 28nm 时，单颗芯片设计成本约为 0.4 亿美元；工艺节点为 16nm 时，单颗芯片设计成本约为 0.79 亿美元；而当工艺节点达到 5nm 时，单颗芯片设计成本上升至约 4.17 亿美元，若因设计失误而导致流片失败，芯片设计企业将额外承担更高的设计成本。

另一方面，先进工艺复杂程度不断提高也使得设计和制造的技术难度显著提升，下游集成电路企业在设计和制造高端芯片时对 EDA 工具使用的依赖性显著提高。

从芯片制造端看，随着工艺节点的演进，半导体元器件体积和芯片面积越来越小，单位面积容纳的晶体管数量越来越多。根据 IBS 报告，以 80mm²面积 的芯片裸片为例，在 16nm 工艺节点下，单颗裸片可容纳的晶体管数量为 21.12 亿个，即每平方毫米 2,640 万个晶体管；在 7nm 工艺节点下，晶体管数量可增长 到 69.68 亿个，即每平方毫米 8,710 万个晶体管。

在如此高的芯片密度下，光刻出现误差的可能性越来越大、越来越难以控制，较大程度上依靠高性能计算为核心的 EDA 工具对制造流程进行优化，对误差进行预判和实时调整。从芯片设计端看，目前芯片产品市场竞争激烈、更新迭代速度快、产品同质化高，产品研发上市时间紧张，而芯片设计规模却不断增大。以设计门级规模为例，工艺节点为 28nm 时，芯片设计的门级规模为亿门级；工艺节点为 16nm 时，芯片设计的门 级规模增加至十亿门级；而当工艺节点达到 7nm 时，芯片设计的门级规模可达百亿门级，芯片设计人员依靠手工设计已不再具有实际可操作性，且在如此规模的芯片设计过程中，EDA 工具的效率和可靠性直接决定芯片产品能否如期上市且达到设计要求。

在此背景下，作为集成电路设计与制造环节必不可少的支撑工具，集成电路企业对 EDA 工具的重视程度与日俱增，在选择 EDA 工具及其供应商时也极为谨慎。与极高的时间成本和资金风险相比，领先的集成电路制造厂商和芯片设计公司对 EDA 工具的价格敏感度往往相对较低，但更加关注其能否在关键环节提供更高的技术及商业价值，且对其功能、性能和精准度等方面提出了严苛的标准和要求。

该等企业在进行用于量产使用的规模化采购前，往往基于对行业发展和 技术需求的认知，优先关注和选择 EDA 供应商具有国际市场竞争力的核心优势 产品，并对 EDA 工具及其供应商在技术、产品、服务及持续发展能力等多维度 进行较长时间的审慎评估，以确保相关工具能长期、有效且可靠地在大规模量产 中采用，且一经采用不会轻易替换。

此外，当 EDA 公司拥有的核心优势产品的数量逐步增多、国际市场竞争力越来越强，并形成关键流程或者全流程的解决方案时，不仅产品销售协同效应上 具有明显优势，且丰富多样的产品种类亦可以满足客户的多方面需求，为其提供 一站式采购选择。因此，这些 EDA 公司能够利用多元化的产品类型及解决方案 分散研发和市场风险，快速叠加和扩大市场份额。

因此，体现 EDA 公司技术水平特点及其先进性、衡量企业市场竞争力和影响市场格局的核心关键指标为全球领先集成电路企业认可和量产采用情况，以及 是否拥有基于自身核心产品及技术形成的具有国际市场竞争力的关键流程或全 流程解决方案。

全球 EDA 行业竞争格局

目前全球 EDA 市场处于新思科技、铿腾电子、西门子 EDA 三家厂商垄断的格 局,行业高度集中。该等公司均以其在国际市场上具备行业领导地位的核心 EDA 产品为锚，通过数十年不间断的高研发投入夯实巩固其核心产品的技术领先优 势，并通过不断拓展、兼并、收购逐步形成全流程解决方案，最终得到全球领先集成电路企业的充分认可使用，确立行业垄断地位，并已建立起相当完善的行业生态圈，形成了较高的行业壁垒和用户粘性，占据了全球主要的 EDA 市场。根据赛迪顾问，2020 年国际 EDA 巨头全球市场占有率超过 77%。 

基于国际 EDA 巨头的核心优势产品及全流程覆盖的发展经验及成果，在全 球范围内 EDA 公司存在两种不同的发展特点：优先重点突破关键环节核心 EDA 工具，在其多个核心优势产品得到国际领先客户验证并形成国际领先地位后， 针对特定设计应用领域推出具有国际市场竞争力的关键流程解决方案；或优先重点突破部分设计应用形成全流程解决方案，然后逐步提升全流程解决方案中各关键环节核心 EDA 工具的国际市场竞争力。 

其中，以是德科技和 ANSYS 为代表的国际领先 EDA 公司，凭借在细分领域 取得的技术领先优势，为客户实现更高价值，再依托细分领域优势逐渐向其他 环节工具拓展，目前已成功抢占了较为突出的市场份额，在特定的设计环节或特定领域形成了其垄断地位。

其中，ANSYS 通过热分析、压电分析等核心优势产品、是德科技通过电磁仿真、射频综合等核心优势产品脱颖而出，并围绕这些核心优势产品打造了具有国际市场竞争力的关键流程解决方案，分别成为全球排名第四、五的 EDA 公司。根据赛迪顾问，2020 年两家公司合计全球市场占有率约为 8.1%。前五大 EDA 公司累计占有了约 85%的全球 EDA 市场份额。

图：全球前五大 EDA 公司市场份额（内圈至外圈分别为 2018-2020 年数据）     数据来源：赛迪顾问

除上述五家 EDA 公司外，全球范围内的 EDA 企业中，优先突破关键环节核心工具的典型公司国际上还有 PDF Solutions 等，国内有概伦电子、广立微等；优先突破部分设计应用全流程解决方案的典型公司国际上有 SILVACO、Jedat Inc. 等，国内有华大九天等，如下：

注：以上的分析和统计仅针对集成电路设计和制造的 EDA 工具和企业，不包括 PCB 等板级 设计的工具和企业。    图：EDA 行业竞争格局示意图

全球行业 EDA 技术发展状况及未来趋势

面对当今摩尔定律的困境和集成电路行业的发展特点，全球主流 EDA 技术 发展有两种思路：持续和领先集成电路企业合作，坚定的推动工艺节点向前演 进和支持不同工艺平台的创新应用；或不断挖掘现有工艺节点的潜能，持续进行流程创新，缩短产品上市时间，提升产品竞争力。

1、与全球领先集成电路企业合作，推动工艺节点的持续演进 

集成电路制造行业经历了数十年的快速发展，先进光刻与刻蚀技术等集成 电路制造所需的专用技术不断突破，半导体器件也朝着 7nm、5nm、3nm 等先进工艺节点不断演进，晶体管尺寸在不断逼近物理极限。根据摩尔定律，约每 18 个月工艺就进行一次迭代。而根据 SIA 及 IEEE 报告，随着工艺节点不断演进， 现有技术瓶颈的制约正在加强，工艺的迭代速度已经有所放缓，自 2015 年起工艺迭代（11/10nm）速度已经下降为 24 个月。未来该趋势将进一步持续，预计 2022 年起工艺迭代（3nm）速度将下降为 30 个月，目前业界普遍认为集成电路 行业已经进入到后摩尔时代。后摩尔时代先进工艺技术继续突破的难度激增、 设计和制造复杂度和风险的大幅提升均对 EDA 公司提出了新的挑战和要求，每 一代先进工艺节点的突破，均需由工艺水平最先进的晶圆厂、顶尖 EDA 团队和 设计经验丰富的集成电路设计企业三方协力共同推进，才有可能尽早实现。根 据 Yole 报告，最终能够成功突破 20nm、14nm、7nm 等工艺节点并且持续向 5nm、 3nm 等更先进工艺研发的晶圆厂数量越来越少，能够与台积电、三星电子、英特 尔、中芯国际等全球领先企业合作，坚持开发先进工艺节点的 EDA 团队和集成 电路设计企业数量也寥寥无几。

图：全球晶圆厂先进工艺节点突破情况（截至 2020 年底） 数据来源：Yole

根据 IEEE 发布的国际器件与设备路线图（IRDS），摩尔定律发展到 5nm 及 以下工艺节点的时候，继续按照传统工艺，通过传统的工艺缩小晶体管的尺寸会变得极为困难。未来先进工艺节点的演进将遵循三个方向进行，分别为延续 摩尔定律（More Moore）、超越摩尔定律（More than Moore）和新型器件（BeyondCMOS）。其中延续摩尔定律指通过在器件结构、沟道材料、连接导线、架构系统 等方面进行半导体工艺制造的创新研发以持续缩小晶体管尺寸，沿着传统摩尔 定律的道路继续往前推进。超越摩尔定律指不再单纯依靠缩小晶体管尺寸，而 是通过电路设计以及系统算法优化、先进封装技术集成更多数量的晶体管等方式综合以提升性能。同时，根据应用场景来实现芯片功能的多样化，满足互联 网、物联网、生物医药、新能源等各新兴领域的发展应用需求，挖掘和研发传 感器、功率半导体、可穿戴设备等各类对工艺节点要求相对较低但市场规模巨大的非数字芯片。新型器件是指通过研发全新的半导体元器件、半导体材料， 甚至全新的工艺系统架构，以取代现有硅基 CMOS 工艺。

为配合上述技术发展趋势，EDA 行业需要同步发展和突破能支撑更先进工艺 节点、更复杂的设计和制造及更多样化的设计应用的 EDA 工具和流程，EDA 工具自身也需要不断的提高速度、精度、可靠性等技术指标，并利用新型计算、人 工智能、云计算等先进技术等进行赋能，综合提高自动化程度和工作效率。2021 年 6 月，新思科技与三星电子合作，宣布其支撑的三星 3nm GAA 工艺 SoC 芯片 已获得一次性成功流片，有效加速了三星 3nm 工艺研发，得到三星电子的高度 评价。以 DARPA 和谷歌为代表的机构和企业则在探索通过超高效计算、深度学习、云端开源等技术，推动敏捷设计与 EDA 全自动设计和自主迭代功能。

2、不断挖掘工艺潜能，持续进行流程创新

先进工艺节点的开发需要较长时间且难度较高，晶圆厂为加快工艺节点的 开发速度，需要和集成电路设计企业更紧密地协同，实现更快速的工艺开发和 芯片设计过程的迭代；集成电路设计企业需要更早地介入到工艺平台开发阶段 中，协助晶圆厂对器件设计和工艺平台开发进行有针对性的调整和优化。IDM 厂 商由于设计和制造环节在同一体系内完成，在工艺与设计协同优化的实践上有 着天然的优势。

类似 DTCO 的理念已在国际领先的 IDM 厂商内部进行了多年的实 践，能够帮助其在相同工艺节点下达到更高的芯片性能和良率，从而极大地增 强盈利能力，成为提高市场竞争力的核心因素。

以英特尔为例，其先进节点的 制造工艺开发速度虽不及台积电和三星电子，但基于其对工艺潜能的深度挖掘， 可实现相同工艺节点下芯片更高的集成度和优异的性能。根据 DIGITIMES 的数据，英特尔基于 10nm 工艺节点的晶体管密度为每平方毫米 1.06 亿个晶体管， 高于台积电和三星电子基于 7nm 工艺节点的芯片晶体管密度；其基于 7nm 工艺 节点的芯片晶体管密度为每平方毫米 1.8 亿个晶体管，高于三星电子的基于 3nm 工艺节点和台积电基于 5nm 工艺节点的芯片晶体管密度。（本文资料精选自上海概伦电子股份有限公司首次公开发行股票并在科创板上市申请文件审核问询函的回复）

图：晶圆厂不同工艺节点的晶体管密度对比（单位：亿个晶体管/mm2） 数据来源：DIGITIMES

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