基于网络编码的多信源组播通信系统，包括源代码，原理图等 (三)

ctrl bus(8位)

Data bus（64位）

ff

module header

00

Pkt data1

00

……

xy(xy≠00)

Last pkt data

Signal name

Bit width

Input or output

description

Input_fifo_data_1

64

input

Input data bus from “input FIFO 1”

Input_fifo_ctrl_1

8

input

Input ctrl bus from “input FIFO 1”

Input_fifo_empty_1

1

input

1=input FIFO is empty,0=otherwise

Input_fifo_rd_en_1

1

output

Read enable

Input_fifo_data_2

64

input

Input data bus from “input FIFO 2”

Input_fifo_ctrl_2

8

input

Input ctrl bus from “input FIFO 2”

Input_fifo_empty_2

1

input

1=input FIFO is empty,0=otherwise

Input_fifo_rd_en_2

1

output

Read enable

Data_arbiter_ctrl_1

64

output

Output data bus to “control module”

Ctrl_arbiter_ctrl_1

8

Output

Output ctrl bus to “control module”

Val_arbitrer_ctrl_1

1

Output

1=data from input arbiter 1 to head splitter 1 is valid, 0=otherwise

Rdy_arbiter_ctrl_1

1

Input

1=module “head splitter 1” is ready to receive

Data_arbiter_ctrl_2

64

output

Output data bus to “control module”

Ctrl_arbiter_ctrl_2

8

Output

Output ctrl bus to “control module”

Val_arbitrer_ctrl_2

1

Output

1=data from input arbiter 2 to head splitter 2 is valid, 0=otherwise

Rdy_arbiter_ctrl_2

1

Input

1=module “head splitter 2” is ready to receive, 0=otherwise

Data_arbiter_out_1

64

output

Output data bus to “output arbiter module”

Ctrl_arbiter_out_1

8

Output

Output ctrl bus to “output arbiter module”

Val_arbiter_out_1

1

Output

1=data from input arbiter 1 to output arbiter is valid, 0=otherwise

Rdy_arbiter_out_1

1

Input

1=module “output arbiter” is ready to receive from input arbiter 1, 0=otherwise

Data_arbiter_out_2

64

output

Output data bus to “output arbiter module”

Ctrl_arbiter_out_2

8

Output

Output ctrl bus to “output arbiter module”

Val_arbiter_out_2

1

Output

1=data from input arbiter 2 to output arbiter is valid, 0=otherwise

Rdy_arbiter_out_2

1

Input

1=module “output arbiter” is ready to receive from input arbiter 2, 0=otherwise

clk

1

Input

System clock, running at 125MHz

Rst_n

1

input

System asynchronous reset signal

Sub module name

quantity

description

Head_spliter

2

Split head and payload, send head to “head info extractor”, send payload to “FIFO ctrl payload”

Head_info_extractor

2

Receive head from “head splitter”, extract “source number”, generate “generation number”. Store legacy head and packing info head respectively in “FIFO ctrl legacy” and “FIFO ctrl packinginfo”

Control_arbiter

1

Detect ctrl bus to determine whether should process both channels synchronously or hold one channel and process the other.

FIFO ctrl payload

2

Standard FIFO generated by CoreGen, store payload

FIFO ctrl legacy

2

Standard FIFO generated by CoreGen, store legacy head

FIFO ctrl packinginfo

2

Standard FIFO generated by CoreGen, store packing info head

Signal name

Bit width

Input or output

description

Data_arbiter_ctrl_1

64

Input

Input data bus from “input arbiter 1”

Ctrl_arbiter_ctrl_1

8

Input

Input ctrl bus from “input arbiter 1”

Val_arbiter_ctrl_1

1

Input

1=data from input arbiter 1 to head splitter 1 is valid, 0=otherwise

Rdy_arbiter_ctrl_1

1

output

1=module “head splitter 1” is ready to receive from input arbiter 1, 0=otherwise

Data_arbiter_ctrl_2

64

Input

Input data bus from “input arbiter 2”

Ctrl_arbiter_ctrl_2

8

Input

Input ctrl bus from “input arbiter 2”

Val_arbiter_ctrl_2

1

Input

1=data from input arbiter 2 to head splitter 2 is valid, 0=otherwise

Rdy_arbiter_ctrl_2

1

output

1=module “head splitter 2” is ready to receive from input arbiter 2, 0=otherwise

Data_payloadfifo_router_1

64

output

output data bus to “payload router”

Ctrl_payloadfifo_router_1

8

output

Output ctrl bus to “payload router”

Rd_en_payloadfifo_router_1

1

Input

Read enable

Empty_payloadfifo_router_1

1

output

1=FIFO ctil payload 1 is empty,0=otherwise

Data_payloadfifo_router_2

64

output

output data bus to “payload router”

Ctrl_payloadfifo_router_2

8

output

Output ctrl bus to “payload router”

Rd_en_payloadfifo_router_2

1

Input

Read enable

Empty_payloadfifo_router_2

1

output

1=FIFO ctrl payload 2 is empty,0=otherwise

Data_center_legacyfifo_1

64

Output

Output data bus to “packing center”

Rd_en_center_legacyfifo_1

1

Input

Read enable

Data_center_packingfifo_1

14

Output

Output data bus to “packing center”

Rd_en_center_packingfifo_1

1

input

Read enable

Data_center_legacyfifo_2

64

Output

Output data bus to “packing center”

Rd_en_center_legacyfifo_2

1

Input

Read enable

Data_center_packingfifo_2

14

Output

Output data bus to “packing center”

Rd_en_center_packingfifo_2

1

input

Read enable

clk

1

input

System clock, running at 125MHz

Rst_n

1

input

System asynchronous reset signal

Submodule name

quantity

description

Payload router

1

Determine by the arrival of packets from both channels, whether should process coding or transport directly to packing module

M64×8 multiplier

2

Multiply 64-bit data from “payload router” by 8-bit random number from “prng tap16”

Prng tap16

1

8-bit random number generator

M72×72 adder

1

72-bit by 72-bit full adder

M72to64 converter

1

Convert data bus width from 72-bit to 64-bit

Signal name  

Bit width

I/O

description

Data_payloadfifo_router_1

64

Input

Input data bus from “FIFO ctrl payload 1”

Ctrl_payloadfifo_router_1

8

Input

Input ctrl bus from “FIFO ctrl payload 1”

empty_payloadfifo_router_1

1

Input

1=FIFO ctrl payload 1 is empty,0=otherwise

Rd_en_payloadfifo_rouer_1

1

output

Read enable

Data_payloadfifo_router_2

64

Input

Input data bus from “FIFO ctrl payload 2”

Ctrl_payloadfifo_router_2

8

Input

Input ctrl bus from “FIFO ctrl payload 2”

empty_payloadfifo_router_2

1

Input

1=FIFO ctrl payload 2 is empty,0=otherwise

Rd_en_payloadfifo_rouer_2

1

output

Read enable

Router status

3

output

Output FSM state signal to “packing FIFO” and “packing center”, coordinate with the control of packing procedure

Data_router_packingfifo

73

output

Output data bus to “packing FIFO”. Bit 64 is set to “0” to indicate this is an uncoded packet

Wr_en_router_packingfifo

1

output

Write enable

Rdy_router_packingfifo

1

input

1=module “packing FIFO” is ready to receive from payload router, 0=otherwise

Empty_packingfifo

1

input

1=FIFO packing is empty,0=otherwise

Data_converter_packingfifo

73

output

Output data bus to “packing FIFO”. Bit 64 is set to “1” to indicate this is a coded packet

Wr_en_converter_packingfifo

1

Output

Write enable

Rdy_converter_packingfifo

1

output

1=module “packing FIFO” is ready to receive from m72to64 converter, 0=otherwise

Empty_converterfifo

1

output

1=FIFO converter is empty,0=otherwise

Rand_num_1

8

output

Output random number 1 to “packing center”

Rand_num_2

8

output

Output random number 2 to “packing center”

clk

1

input

System clock running at 125MHz

Rst_n

1

input

System asynchronous reset signal

Sub module name 

quantity

Description

Packing FIFO

1

Receive and store processed packets before being packed in “packing center”

Packing center

1

Packing payload with all sorts of heads

Signal name

Bit width

I/O

Description

Data_router_packingfifo

73

input

Input data bus from “payload router”. Bit 64 is set to “0” to indicate this is an uncoded packet

Wr_en_router_packingfifo

1

Input

Write enable

Rdy_router_packingfifo

1

Output

1=module “packing FIFO” is ready to receive from payload router, 0=otherwise

Router_status

3

input

Input FSM state signal to coordinate with the control of  “packing FIFO”

Empty_packingfifo

1

output

1=FIFO packing is empty,0=otherwise

Data_converter_packingfifo

73

input

Input data bus from “m72to64 converter”. Bit 64 is set to “1” to indicate this is a coded packet

Wr_en_converter_packingfifo

1

Input

Write enable

Rdy_converter_packingfifo

1

Output

1=module “packing FIFO” is ready to receive from m72to64 converter, 0=otherwise

Empty_converterfifo

1

Input

1=FIFO converter is empty,0=otherwise

Data_center_legacyfifo_1

64

Input

Input data bus from “FIFO ctrl legacy 1”

Rd_en_center_legacyfifo_1

1

output

Read enable

Data_center_packinginfo_1

14

Input

Input data bus from “FIFO ctrl packinginfo 1”

Rd_en_center_packinginfo_1

1

output

Read enable

Data_center_legacyfifo_2

64

Input

Input data bus from “FIFO ctrl legacy 2”

Rd_en_center_legacyfifo_2

1

output

Read enable

Data_center_packinginfo_2

14

Input

Input data bus from “FIFO ctrl packinginfo 2”

Rd_en_center_packinginfo_2

1

output

Read enable

Rand_num_center_1

8

input

Input random number from “m64×64 multiplier 1”

Rand_num_center_2

8

input

Input random number from “m64×64 multiplier 2”

Out_data_out_0

64

output

Output data bus to “output arbiter”

Out_ctrl_out_0

8

Output

Output ctrl bus to “output arbiter”

Data_val_out_0

1

Output

1=data from packing center to output arbiter is valid, 0=otherwise

Rdy_out_0

1

Input

1=output arbiter is ready to receive from packing center, 0=otherwise

clk

1

Input

System clock running at 125 MHz

Rst_n

1

input

System asynchronous reset signal

Signal name

Bit width

Input or output

Description

Out_data_out_0

64

input

input data bus from “packing center”

Out_ctrl_out_0

8

Input

input ctrl bus from “packing center”

Data_val_out_0

1

Input

1=data from packing center to output arbiter is valid, 0=otherwise

Rdy_out_0

1

output

1=output arbiter is ready to receive from packing center, 0=otherwise

Out_data_out_1

64

input

input data bus from “input arbiter 1”

Out_ctrl_out_1

8

Input

input ctrl bus from “input arbiter 1”

Data_val_out_1

1

Input

1=data from input arbiter 1 to output arbiter is valid, 0=otherwise

Rdy_out_1

1

output

1=output arbiter is ready to receive from input arbiter 1, 0=otherwise

Out_data_out_2

64

input

input data bus from “input arbiter 2”

Out_ctrl_out_2

8

Input

input ctrl bus from “input arbiter 2”

Data_val_out_2

1

Input

1=data from input arbiter 2 to output arbiter is valid, 0=otherwise

Rdy_out_2

1

output

1=output arbiter is ready to receive from input arbiter 2, 0=otherwise

Out_data_mac

64

output

output data bus to “MAC Layer”

Out_ctrl_mac

8

Output

output ctrl bus to “MAC Layer”

Data_val_mac

1

Output

1=data from output arbiter to MAC layer is valid, 0=otherwise

Rdy_mac

1

Input

1=MAC layer is ready to receive from output arbiter, 0=otherwise

clk

1

Input

System clock running at 125MHz

Rst_n

1

input

System asynchronous reset signal

信号名称

位宽 bits

I/O

描述

in_data_n(n:0、1、2、3)

64

input

从MAC层输入的data数据

in_ctrl_n(n:0、1、2、3)

8

input

从MAC层输入的ctrlbus数据

in_wr_n(n:0、1、2、3)

1

input

从MAC层输入的数据写使能信号（1为有效）

in_rdy_n(n:0、1、2、3)

1

output

输出至MAC层的准备信号（1为准备完毕，可以写入）

out_data

64

output

输出至forward模块的data数据

out_ctrl

8

output

输出至froward模块的ctrl数据

out_wr

1

output

输出至forward模块的写使能信号（1为写使能有效）

out_rdy

1

input

从forward模块输入的准备信号（1为准备好，可以写入）

信号名称

位宽 bits

I/O

描述

out_data

64

input

从input_arbiter模块输出的data数据

out_ctrl

8

input

从input_arbiter模块输出的ctrl数据

out_wr

1

input

从input_arbiter模块输出的写使能信号（1为写使能有效）

out_rdy

1

input

输出至input_arbiter模块的准备使能信号（1为准备使能有效）

out_data_n(n:0、1、2、3)

64

output

输出至MAC层的data数据

out_ctrl_n(n:0、1、2、3)

8

output

输出至MAC层的ctrlbus数据

out_wr_n(n:0、1、2、3)

1

output

输出至MAC层的数据写使能信号（1为有效）

out_rdy_n(n:0、1、2、3)

1

intput

从MAC层输入的准备信号（1为准备完毕，可以写入）

信号名称

位宽 bit

I/O

描述

Wr_vld_arb

1

写DRAM控制器有效

Out_data_0

64

输出至DRAM的data

Out_ctrl_0

8

输出至DRAM德ctrl

Src_gen_seq

24

信源号、代的编号

Cam_vld

1

写CAM控制器有效

Port_num_dram

2

数据的接收端口号

Out_data_1

64

输出至output arbiter的data

Out_ctrl_1

8

输出至output arbiter的ctrl

Wr_vld_1

1

输出至output arbiter信号有效

信号名称

位宽bits

I/O

描述

out_data_3

64

O

输出至MAC层的数据总线

out_ctrl_3

8

O

输出至MAC层的控制总线

out_wr_3

1

O

输出有效

out_rdy_3

1

I

MAC层空闲标志

dcod_data_0

64

I

已经解码的IP数据包的数据总线

dcod_ctrl_0

8

I

已经解码的IP数据包的控制总线

wr_vld_0

1

I

写有效

wr_rdy_0

1

O

接收数据空闲标志

non_ip_data

64

I

非IP数据包数据总线

non_ip_ctrl

8

I

非IP数据包控制总线

wr_vld_1

1

I

写有效

wr_rdy_1

1

O

接收数据空闲标志

信号名称

位宽bits

I/O

描述

rd_dcod_reg_req_0

1

I

读取解码标志位请求

rd_dcod_src_gen_0

12

I

要读取的数据包的信源号和代编号

req_ack_vld_0

1

O

输出有效

alredy_decod_0

1

O

解码标志（“1”代表已经解码，“0”代表未解码）

rd_dcod_reg_req_1

1

I

读取解码标志位请求

rd_dcod_src_gen_1

12

I

要读取的数据包的信源号和代编号

req_ack_vld_1

1

O

输出有效

alredy_decod_1

1

O

解码标志（为1时代表已经解码，为0时未解码）

set_req

1

I

置位请求

set_src_gen

12

I

需要置位的数据包（表示已经解码完毕）

set_info_vld

1

I

置位信息有效

set_ack

1

O

置位请求响应

reset_req

1

I

复位请求

reset_src_gen

12

I

需要复位的数据包（表示解码后已发送完毕）

reset_info_vld

1

I

复位信息有效

reset_ack

1

O

复位请求响应

Signal Group

Signal Name

Direction

Bits

Description

Request Negotiation

p_wr_req

from user logic to block-of-data rd/wr module

1

1=request for write transfer (data are from user logic to DRAM), 0=otherwise

Request Negotiation

p_wr_ptr

from user logic to block-of-data rd/wr module

PKT_MEM_PTR_WIDTH

the start address of DRAM for transfer. Each unit is 16-byte piece

Request Negotiation

p_wr_ack

from block-of-data rd/wr module to user logic

1

1=the arbiter acknowledges that the write requester can proceed, 0=otherwise

Data Transfer

p_wr_data_vld

from user logic to block-of-data rd/wr module

1

1=the write data is valid, 0=otherwise

Data Transfer

p_wr_data

from user logic to block-of-data rd/wr module

PKT_DATA_WIDTH

the data transferred from user logic to DRAM

Data Transfer

p_wr_full

from block-of-data rd/wr module to user logic

1

1=notify the user logic to pause transfer the next clock cycle until this signal is deasserted, 0=otherwise

Data Transfer

p_wr_done

from block-of-data rd/wr module to user logic

1

1=this is the last write and no more write will be accepted for this block-of-data, 0=otherwise

Signal Group

Signal Name

Direction

Bits

Description

Request Negotiation

p_rd_req

from user logic to block-of-data rd/wr module

1

1=request for read transfer (data are from DRAM to user logic), 0=otherwise

Request Negotiation

p_rd_ptr

from user logic to block-of-data rd/wr module

PKT_MEM_PTR_WIDTH

the start address of DRAM for transfer. Each unit is 16-byte piece

Request Negotiation

p_rd_ack

from block-of-data rd/wr module to user logic

1

1=the arbiter acknowledges that the read requester can proceed, 0=otherwise

Data Transfer

p_rd_rdy

from block-of-data rd/wr module to user logic

1

1=block-of-data rd/wr module has data for user logic to read, 0=otherwise

Data Transfer

p_rd_en

from user logic to block-of-data rd/wr module

1

1=user logic reads out one word of data from the block-of-data rd/wr module, 0=otherwise

Data Transfer

p_rd_data

from block-of-data rd/wr module to user logic

PKT_DATA_WIDTH

data transferred from block-of-data rd/wr module to user logic

Data Transfer

p_rd_done

from block-of-data rd/wr module to user logic

1

1=this is the last read data and no more data will be read for this block-of-data, 0=otherwise

信号名称

位宽bits

I/O

描述

wr_vld_arb

1

I

Input_arbiter输入有效

out_data_0

64

I

输入的数据包的data_bus

out_ctrl_0

8

I

输入数据包的ctrl_bus

port_num_dram

2

I

输入信号的端口号，指明数据存放在DRAM的区域

wr_rdy_arb

1

O

写空闲信号

port_num_rd

2

I

读取数据包的区域

addr_vld

1

I

读地址有效

block_num_rd

8

I

数据包存放的block的起始地址

rd_idle

1

O

读空闲信号

in_rdy

1

I

数据输出输出允许信号

out_data

64

O

读出的数据包的data_bus

out_ctrl

8

O

输出数据包的ctrl_bus

data_vld

1

O

输出数据有效

端口名称

位宽  bits

I/O

描述

port_num_cam

2

In

数据写入的CAM号，即信道号

Src_gen_seq

24

In

输入数据包的信源号、代编号

Cam_vld

1

In

写有效

Cam_rdy

1

Out

写Cam准备好

rd_idle

1

In

DRAM准备好

block_num_rd

8

Out

读DRAM的地址

addr_vld

1

Out

读地址有效

port_num_rd

2

out

要读取的DRAM的编号

Pkt_vld

1

Out

要解码的数据包输出有效标志

Pkt_decoding

12

out

正在解码的数据包的信源号、代编号

Decod_com

1

In

数据包解码完成标志

has_other_factor

1

Out

有另外一个解码因子

Pkt_not_find

1

Out

所需要解码数据包未找到

pkt_need_src_gen

12

In

解码需要的数据包

need_pkt_vld

1

In

所需数据包有效

rd_dcod_reg_req_1

1

Out

读解码标志寄存器请求

req_ack_vld_1

1

In

标志位有效

Alredy_Decod_1

1

In

解码标志位

rd_dcod_src_gen_1

12

out

查询数据包是否已经解码

信号名称

位宽bits

I/O

描述

in_rdy

1

O

数据输出输入允许信号

out_data

64

I

输入的数据包的data_bus

out_ctrl

8

I

输入数据包的ctrl_bus

data_vld

1

I

输入数据有效

rd_dcod_reg_req_0

1

O

读取解码标志位请求

rd_dcod_src_gen_0

12

O

要读取的数据包的信源号和代编号

req_ack_vld_0

1

I

输入有效

alredy_decod_0

1

I

解码标志（“1”代表已经解码，“0”代表未解码）

Uncod_data

64

O

未编码数据包的数据总线

Uncod_ctrl

8

O

未编码数据包的控制总线

Wr_vld

1

O

写capsulation数据有效

Out_rdy

1

I

输出capsulation允许信号

fwd_rdy

1

I

输出fwd_sel允许信号

out_vld

1

O

输出fwd_sel有效

pay_load

64

O

输出fwd_sel数据（不含包头）

eop

4

O

最后指示一个有效字节的指示

uncod

1

O

指明输出的数据包是否编码

src_gen_num

12

O

Decoder接收到的数据包的信源号和代的编号

len_0

16

O

被编码的第一个数据包的有效载荷的长度

len_1

16

O

被编码的第二个数据包的有效载荷的长度

coef_0

8

O

被编码的第一个数据包的编码系数

coef_1

8

O

被编码的第二个数据包的编码系数

hp_info_vld

1

O

输出信息有效

encod_pkt_trans_fi

1

O

编码数据包传输完毕标志

oc_info_vld

1

I

解码控制输入信息有效

uncod_pkt_need

1

I

未编码的数据包是/否解码因子（1=是，0=否）

信号名称

位宽bits

I/O

信号描述

fwd_rdy

1

O

输入fwd_sel允许信号

out_vld

1

I

输入fwd_sel有效

pay_load

64

I

输入fwd_sel数据总线（不含包头）

eop

4

I

最后指示一个有效字节的指示

uncod

1

I

指明输出的数据包是否编码

wr_req

1

O

写RAM请求

encod_data

72

O

写RAM的数据总线

ram_data_vld

1

O

数据有效

encod_data_eop

4

O

数据包结束标志，指明最后一个有效字节

wr_ack

1

I

写RAM响应

uncod_data_vld

1

O

输出至dcod_operation的数据有效

uncod_data_factor

64

O

输出至dcod_operation的数据总线

uncod_data_eop

4

O

数据包结束标志，指明最后一个有效字节

dcod_rdy

1

I

输出至dcod_operation允许信号

fd_back_ack

1

O

接受反馈响应

fd_back_vld

1

I

反馈数据有效标志

fd_back_req

1

I

反馈请求

fd_back_data

64

I

反馈数据总线

fd_back_data_eop

4

I

反馈数据结束标志，指明最后一个有效字节

信号名称

位宽bits

I/O

信号描述

wr_req

1

I

写RAM请求

encod_data

72

I

写RAM的数据总线

ram_data_vld

1

I

数据有效

encod_data_eop

4

I

数据包结束标志，指明最后一个有效字节

wr_ack

1

O

写RAM响应

wr_ram_num

2

I

要写入的RAM号

info_vld

1

I

数据有效标志

req_ram_num

1

O

读RAM号请求

rd_ram_num

2

I

需要读取数据的RAM号

rd_req

1

I

读RAM请求

ram_data_eop

4

O

数据包结束标志，指明最后一个有效字节

ram_data

72

O

读RAM的数据总线

ram_vld

1

O

读RAM数据有效

信号名称

位宽bits

I/O

信号描述

Pkt_vld

1

I

要解码的数据包输出有效标志

Pkt_decoding

12

I

正在解码的数据包的信源号、代编号

Decod_com

1

O

数据包解码完成标志

has_other_factor

1

I

有另外一个解码因子

Pkt_not_find

1

I

所需要解码数据包未找到

pkt_need_src_gen

12

O

解码需要的数据包

need_pkt_vld

1

O

所需数据包有效

src_gen_num

12

I

Decoder接收到的数据包的信源号和代的编号

len_0

16

I

被编码的第一个数据包的有效载荷的长度

len_1

16

I

被编码的第二个数据包的有效载荷的长度

coef_0

8

I

被编码的第一个数据包的编码系数

coef_1

8

I

被编码的第二个数据包的编码系数

hp_info_vld

1

I

输入信息有效

encod_pkt_trans_fi

1

I

编码数据包传输完毕标志

oc_info_vld

1

O

解码控制输出信息有效

uncod_pkt_need

1

O

未编码的数据包是/否解码因子（1=是，0=否）

wr_ram_num

2

O

要写入的RAM号

info_vld

1

O

数据有效标志

req_ram_num

1

I

读RAM号请求

rd_info_req

1

I

读取解码信息请求

dcod_info_vld

1

O

解码信息有效

ram_num

2

O

解码数据包的所存储的RAM号

coef_mut

8

O

乘法系数

coef_div

8

O

除法系数

cap_info_req

1

I

封装信息请求

dcod_comp

1

I

解码封装完成

cap_info_vld

1

O

封装信息有效

need_feed_back

1

O

需要反馈

pkt_len

16

O

数据包长度

src_num

4

O

数据包的信源号

gen_num

8

O

数据报的代编号

信号名称

位宽bits

I/O

信号描述

dcod_payload

64

O

解码后的数据包的有效载荷

end_payload

4

O

数据包结束标志，指明最后一个有效字节

payload_vld

1

O

输出数据有效

wr_rdy

1

I

输出数据允许信号

uncod_data_vld

1

I

输入至dcod_operation的数据有效

uncod_data_factor

64

I

输入至dcod_operation的数据总线

uncod_data_eop

4

I

数据包结束标志，指明最后一个有效字节

dcod_rdy

1

O

输入至dcod_operation允许信号

rd_ram_num

2

O

需要读取数据的RAM号

rd_req

1

O

读RAM请求

ram_data_eop

4

I

数据包结束标志，指明最后一个有效字节

ram_data

72

I

读RAM的数据总线

ram_vld

1

I

读RAM数据有效

rd_info_req

1

O

读取解码信息请求

dcod_info_vld

1

I

解码信息有效

ram_num

2

I

解码数据包的所存储的RAM号

coef_mut

8

I

乘法系数

coef_div

8

I

除法系数

信号名称

位宽bits

I/O

信号描述

decoder_in_rdy

1

I

输出至SRAM允许信号

decoder_in_wr

1

O

输出有效

decoder_in_data

64

O

输出至SRAM数据总线

decoder_in_ctrl

8

O

输出至SRAM控制总线

set_req

1

O

置位请求

set_src_gen

12

O

需要置位的数据包（表示已经解码完毕）

set_info_vld

1

O

置位信息有效

set_ack

1

I

置位请求响应

cap_info_req

1

O

封装信息请求

dcod_comp

1

O

解码封装完成

cap_info_vld

1

I

封装信息有效

need_feed_back

1

I

需要反馈

pkt_len

16

I

数据包长度

src_num

4

I

数据包的信源号

gen_num

8

I

数据报的代编号

dcod_payload

64

I

解码后的数据包的有效载荷

end_payload

4

I

数据包结束标志，指明最后一个有效字节

payload_vld

1

I

输入数据有效

wr_rdy

1

O

输入数据允许信号

fd_back_ack

1

I

接受反馈响应

fd_back_vld

1

O

反馈数据有效标志

fd_back_req

1

O

反馈请求

fd_back_data

64

O

反馈数据总线

fd_back_data_eop

4

O

反馈数据结束标志，指明最后一个有效字节

Uncod_data

64

I

未编码数据包的数据总线

Uncod_ctrl

8

I

未编码数据包的控制总线

Wr_vld

1

I

写capsulation数据有效

Out_rdy

1

O

输入数据包允许信号

信号名称

位宽bits

I/O

信号描述

decoder_in_rdy

1

O

写SRAM控制器允许信号

decoder_in_wr

1

I

输入有效

decoder_in_data

64

I

输入至SRAM控制器数据总线

decoder_in_ctrl

8

I

输入至SRAM控制器控制总线

reset_req

1

O

复位请求

reset_src_gen

12

O

需要复位的数据包（表示解码后已发送完毕）

reset_info_vld

1

O

复位信息有效

reset_ack

1

I

复位请求响应

dcod_data_0

64

O

输出的IP数据包的数据总线

dcod_ctrl_0

8

O

输出的IP数据包的控制总线

wr_vld_0

1

O

输出有效

wr_rdy_0

1

I

发送数据允许标志

sram_addr

19

O

Sram读/写地址

sram_we

1

O

Sram写使能

sram_bw

4

O

SRAM写入控制信号

sram_wr_data

36

O

SRAM写数据总线

sram_rd_data

36

I

SRAM读数据总线

sram_tri_en

1

O

SRAM写三态控制